SU1432528A2 - Устройство дл контрол функционировани логических блоков - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  контрол  функционировани  логических блоков, содержащих БИС ОЗУ (пам ти), в услови х производства и при техническом обслуживании средств вычислительной техники и автоматики. Целью изобретени   вл етс  расширение функциональных возможностей устройства путен обеспечени  контрол  и диагностики последовательных блоков. С этой целью в устройство , содержащее счетчик адреса, блок пам ти, дешифратор команд, программируемый формирователь серий импульсов , блок управлени , счетчик тестовых наборов, генератор импульсов, блок синхронизации, блок индикации, элемент сложени  по модулю два, переключатель , дешифратор контактов, N программируемых узлов согласовани  и два элемента И, введены сигнатурный анализатор, генератор тестов, коммутатор и блок сравнени . 9 ил. 1 табл. с S (Л

Description

N)

Изобретение относитс  к цифровой вычислительной технике, мoжef быть использовано дл  контрол  функционировани  логических блоков, содержа- щих БИС ОЗУ (пам ти), в услови х производства и при техническом обслуживании средств вычислительной техники .и автоматики и  вл етс  усовершенствованием устройства по основному авт св. № 1327107.

Цель изобретени  - расширение функциональных возможностей путем обеспечени  контрол  и диагностики последовательностных блоков.

На фиг. 1 представлена структурна  схема устройства дл  контрол  функционировани  логических блоков, содержащих БИС пам ти; на фиг. 2 - пример выполнени  блока управлени ; на фиг. 3 - пример выполнени  дешиф- (Ратора команд; на фиг. 4 - пример выполнени  коммутатора; на фиг. 5 - пример выполнени  блока индикации; на фиг. 6 - пример выполнени  сигна- турного анализатора; на фиг. 7 - пример выполнени  блока сравнени ; на фиг. 8 - пример выполнени  программируемого узла согласовани ; на фиг. 9 - пример выполнени  генерато- ра тестов.

Устройство дл  тестового диагностировани  логических блоков, содержащих БИС пам ти (фиг.1), содержит счетчик 1 адреса, блок 2 пам ти, дешифратор 3 команд, программируемьй формирователь 4 серий импульсов, блок 5 управлени , счетчик 6 тестовых наборов, генератор 7 импульсов, блок 8 синхронизации , блок .9 индикации, элемент 10 сложени  по модулю два, переключатель 1 1 , дешифратор 12 контактов, программируемые узлы13,,...,13(ij согласовани  по числу контактов объекта контрол , объект 14 контрол , сигнатурный анализатор 15, генератор 16 тестов, коммутатор 17, блок 18 сравнени , элементы И 19 и 20.

Устройство имеет выходную шину 21 блока 2 пам ти, третий 22, второй 23 и четвертый 24 выходы дешифратора 3 команд, п тый выход 25 дешифратора команд, первый выход 26 дешифратора команд, первый и второй выходы 27 и 28 программируемого формировател  4 серий импульсов, первьй 29, второй 30 и третий 31 выходы блока 5 управлени , выход 32 счетчика 6 тестовых наборов, выход 33 генератора 7 им

- ю

5

. 0 5 0

. „

5

пульсов, первый 34, второй 35, третий 36 и четвертый 37 выходы блока 8 синхронизации, выход 38 элемента 10 сложени  по модулю два, выход 39 переключател  11, выходы 40,,...,40 дешифратора 12 контактов (по числу контактов объекта контрол ), вторые выходы 41 (,-... ,41ц программируемых узлов 12 согласовани , третьи выходы 42,... ,42||, программируемых узлов 13 согласовани , первые выходы 43,,..., 431( программируемых узлов 13 согласовани , один из выходных контактов 44 объекта 14 контрол , группу выходньк контактов 45 объекта 14 контрол , выход 46 сигнатурного анализатора 15, первьй выход 47,...,47у (выход адреса ) генератора 16, второй выход 48,,... ,48-г (выход записи) генератора 16, третий выход 49 (выход данных) генератора 16, четвертьй и п тый выходы 50 и 51 (выходы признака теста и признака разрешени ) генератора 16, выходы 52,,...,52ц коммутатора 17, выход 53 блока 18 сравнени , выход 54 первого элемента И 19, выход 55 второго элемента И -20.

Блок 5 управлени  фиг.2) содержит (элемент НЕ 56, кнопку 57, В-три1ггер 58, элемент 59 индикации, элемент НЕ 60, элемент 2И-НЕ 61, элемент И 62, переключатели 63 и 64, элемент 2И-НЕ 65, элемент НЕ 66, элементы 2И-НЕ 67 и 68, элемент 2И 69, переключатель 70, элемент НЕ 71, кнопку 72.

Дешифратор 3 (фиг.З) содержит элемент 2И-НЕ 73, дев типозиционньй дешифратор 74 двоичного кода.

Коммутатор 17 (фиг.4) содержит разъем с контактами 47,-47у, 48,-48-j., 49 и разъем с контактами 52,.

Блок 9 индикации (фаг.5) содержит элементы 75, 764,...,76ц индикации, индикаторы 77 и 78 цифровые, D-триг- гер 79, элемент 80 индикации, RS- триггер 81, элемент 82 индикации, элемент ЗИ 83, RS-триггёр 84, элемент 85 индикации, RS-триггер 86, элемент 87 индикации.

Сигнатурный анализатор 15 (фиг.6) содержит элемент 88 сложени  по модулю два, элемент 2И-2И-ИЛИ 89, регист-- ры 90-93 сдвига.

Блок 18 сравнени  (фиг.7) содержит элементы 94,,..,,94 ц сложени  по модулю два, элементы 2И 95 -95|g D-триггеры 96, ,... ,96(ц.

Узел 13 согласовани  (фиг,8) содержит четьфехразр дный триггерный регистр 97 с общим входом синхронизации , двухразр дный триггерный регистр 98, первый регистр 99, элемент НЕ 100 диод 101, реле 102, элементы 2И-НЕ 103 и 104 формирователь 105 уровней ТТЛ с трем  состо ни ми по выходу, второй резистор 106, преобразователь 107 уровней ТТЛ - ЭСЛ, преобразователь 108 уровней .ЭСЛ-ТТЛ, элемент 109 сложени  по модулю два, элемент 2И 110,. D-триггер 111, элемент 112 индикации.

Генератор 16 тестов (фиг.9) содержит Y-разр дный триггерный регистр

113,Y-разр дный двоичный счетчик

114,Y-разр дный триггерньй регистр

115,элемент 2И 116 D-триггер 117, делитель 118 частоты, мультиплексор

119,Р-разр дный двоичньш счетчик

120,дешифратор 121.

Генератор 16 тестов предназначен дл  формировани  алгоритмического теста проверки функционировани  БИС пам ти, встроенных в логические блоки , имеет первый информационньш вход, непосредственно соединенный с шиной блока пам ти. По этому входу в гене- ратор 16 поступает информаци  в двоичных кодах об объеме хфовер емого ОЗУ (пам ти) и о частоте проверки. Гене- ратор 16 имеет вход начальной установки , соединенный с выходом 30 бло- ,ка 5 управлени , вход приема импульсных сигналов, соединенных непосредственно с выходом 33 генератора им-, пульсов, вход запуска, соединенный с выходом 24 дешифратора команд} входы записи информации, соединенные с группой выходов 25 дешифратора 3 команд . Генератор 16 имеет выходы дл  формировани  сигналов Адрес Запись 48,-48т, Данные 49, соединенные с входами коммутатора. На выходе 50 генератора 16 формируетс  сигнал - Вкп.алг.теста (включение алгоритмического теста) , поступакнций на входы блока 5 управлени  и блока 9 индикации.

Выход 51 генератора 16 предназначен дл  подачи сигнала стробировани  блока 18 сравнени  и сигнатурного анализатора 15 (сигнал Строб).

На фиг. 9 приведен пример вьшолнени  генератора 16, реализованного на микросхемах серии 531. Генератор формирует тест, состо щий из чередова

ни  записи нулей и единиц по всему объему ОЗУ (пам ти), т.е. по всем нечетным адресам будут записаны единицы ,

а по всем четным - нули,

Однако в устройстве дл  тестового диагностировани  логических блоков, содержащих БИС ОЗУ, могут быть использованы любые другие алгоритмические тесты типа бегущий ноль, бегуща  единица, марш, дозкди, галоп, запись фона нулей, запись фона единиц и т.п. В кахдом конкретном случае мен етс  аппаратна  реалйГзаци  генератора 16 при сохранении назначени  и количества входов и выходов.

Коммутатор 17 предназначен дл  обеспечени  подачи сигналов генерато- ра 16 на любой из программируемых узлов 13 согласовани . -Это св зано с тем, что соответствующие адресные и информационные входы и входы записи БИС ОЗУ, встроенной в логический блок, могут быть заведены на разные контакты логического блока. Приведенный на фиг. 4 пример вьшолнени  коммутатора 17 иллюстрирует, что он состоит из двух соединителей, на один из которых поданы сигналы генератора 16 (выходы 47,-47, 48,, 49), а контакты второго разъема непосредственно соединены с восьмыми входами программируемых узлов 13 согласовани .

Коммутаци  сигналов осуществл етс  вручную проводными перемычками, либо специальным дл  каждого объекта контрол  устройством, состо щим из двух соединителей с необходимой коммутацией .

Блок 18 сравнени  предназначен дл  формировани  результатов проверки функционировани  БИС ОЗУ на каждом такте алгоритмического теста. Он имеет вход сброса в исходное состо ние , св занный с выходом 30 блока 5 управлени , вход приема сигнала Строб с выхода 51 генератора 16 н группу информационных входов, каждьЛ из которых с помощью проводных перемычек может быть соединен с любыми выходами БИС ОЗУ объекта контрол . Выход блока 18 сравнени  соединен непосредственно с входами элементов индикации Брак ОЗУ блока 9 индикации . Блок 18 сравнени  может быть реализован на элементах 531ТМ2, 531ЛП5.

Сигнатурный анализатор 15 предназначен дл  проверки функционировани  как всего логического блока, так и встроенных БИС ОЗУ, а также дл  поиска дефектов в логических блоках.

Сигнатурный анализатор 15 имеет вход начальной установки, соединенный непосредственно с выходом 30 блока 5 управлени , вход пуска, соединенный с вьгходом 31 блока 5 управлени , вход разрешени , соединенный непосредств.нно с выходом 51 генератора 16, вход записи результата, соединенный с выходом 37 блока 8 синхронизации и информационный вход, который соедин етс  с любым из выходов объекта контрол . Выход анализатора 15 соединен с входами Сигнатура блока 9 индикации. Сигнатурньй анализатор может быть реализован на микросхемах серии 155 или 531,

Сигнатурный анализатор 15 в устройстве может функционировать в двух режимах - режиме формировани  сигнатуры с выхода БИС ОЗУ при подаче алгоритмического теста на объект контрол  и режиме формировани  сигнатуры с любого контакта объекта контрол  при подаче детерминированных тестов из блока пам ти устройства.

В первом режиме синхронизаци  сигнатурного анализатора 15 осуществл етс  сигналом генератора 16, во втором случае - сигналом ЗП РЕЗ (запись результата) с йыхода 37 блока 8 синхронизации .

Во втором режиме работы сигнатурного анализатора выполн етс  поиск дефекта в логических блоках на де.тер- минированных тестах сн тием сигнатур с их контактов и сравнением с эталонными значени ми сигнатур дл  этих контактов.

Устройство работает следующим образом .

При отсутствии в контролируемых логических блоках БИС ОЗУ устройство работает аналогично известному устройству . Программа контрол  кодируетс  аналогичным образом. Дл  обеспечени  контрол  логических блоков, )Содержащих БИС ОЗУ, программа контрол  должна содержать в дополнение к шести командным словам известного устройства три дополнительные командные слова, приведенные в таблице..Эти три командных слова Алг.тест, Цикл выборки ОЗУ, Объем ОЗУ обеспечива0

5

0

5

0

5

0

5

0

5

ют на определенном этапе прохождени  1фограммы контрол  программирование генератора 16, прекращение считывани  программы контрол  из блока 2 пам ти устройства и запуск алгоритмического теста. После окончани  алгоритмического теста соответствующий сигнал с генератора 16 обеспечивает запуск блока 5 управлени  устройства дл  дальнейшего прохождени  программы контрол .

Если программа контрол  логического блока включает прогон алгоритмического теста, то на определенном этапе прохождени  ее из блока 2 пам ти в дешифратор 3 команд поступают последовательно три командных слова. Первое из них содержит в адресном байте код команды Объем ОЗУ, а в байте данных - код объема провер емой БИС ОЗУ.

Содержимое разр дов данных этого командного слова поступает непосредственно на первую группу входов.генератора 16 (фиг.9). По синхросигналу Загрузка, формируемому на выходе 35 блока 8 синхронизации, на соответствующем выходе 25 дешифратора 3 команд по вл етс  управл ющий импульс, обеспечиван ций запись информации об объеме БИС ОЗУ в регистр 113 генератора 16 (фиг.9).

Второе командное слово, поступающее из блока 2 пам ти, содержит в адресном байте код команды Цикл выборки ОЗУ (таблица), а в байте данных- код команды Цикл выборки БИС ОЗУ. Содержимое разр дов данных поступает непосредственно на информационньй вход генератора 16. По синхросигналу Загрузка на соответствующем выходе 252 дешифратора 3 команд по вл етс  управл ющий импульс, обеспечивающий запись информации о цикле выборки БИС ОЗУ в регистр 115 генератора 16 (фиг.9).

Третье командное слово содержит в адресном байте код команды Алг.тест. По синхросигналу Загрузка на выходе 24 дешифратора 3 команд по вл етс  управл ющий импульс низкого уровн , который поступает одновременно на п тьш вход блока 5 управлени  и второй вход генератора 16. При поступлении этого сигнала триггер 58- (фиг.2) сбрасываетс  в нулевое состо ние и с выхода 31 снимаетс  сигнал Пуск, индикаци  Пуск выклю чаетс , а в генераторе 16 триггер 117 устанавливаетс  в единичное состо ние , тем самым обеспечива  запуск алгоритмического теста. Одновременно на выходе 50 по вл етс  сигнал Вкл, алг. теста, обеспечивающий включение элемента 75 индикации Алг. тест в блоке 9 индикации (фиг.5).

Сн тие сигнала Пуск блокирует работу блока 8 синхронизации, при этом синхросигналы по выходам ЗД-37 не формируютс  (фиг.1), т.е. блокирована работа счетчика 1 адреса, дешифратора 3 команд, счетчика 6 тестовых наборов. Информационные и стро- бирующие сигналы вырабатываютс  в генераторе 16.

После установки а единичное состо ние триггера 117 (фиг.9) разрешаетс  работа делител  118 частоты, на выходах которого по вл ютс  импульсные последовательности сигналов различного периода следовани . На выход мультиплексора 119 гфоходит та из них, код которой задан в команде Цикл выборки, записан в регистр 115 и присутствует на адресных входах мультиплексора 119. Выбранна  им пул ьсна  последовательность с периодом Т поступает на счетный вход двоичного счетчика 120, информаци  на установочных входах которого определ ет коэффициент пересчета счетчика, а значит, и период смены адреса на адресных выходах генератора 16. Синхросигнал смены адреса вырабатываетс  на выходе переноса счетчика 120 и поступает на счетньй вход двоичного счетчика 114. Коэффициент пересчета счетчика 114 определ етс  количеством адресов провер емой БИС ОЗУ, т.е той информацией, котора  поступает на установленные входы Ад,...,Ау с выходов регистра 113. На адресных выходах 47,,...,47у счетчика 114 формируютс  сигналы Адрес входов А,

А,Ау. Младший разр д счетчика

114 одновременно  вл етс  дл  приведенного примера генератора 16 выходом Данные 49.

Сигналы с выходов счетчика 120 поступают на адресные входы дешифратора 121. На выходах дешифратора 121 по вл ютс  в различные моменты времени с дискретностью Т сигналы Запись и сигнал 51 Строб, кото- рьш снимаетс  в данном примере реали0

5

0

5

0

5

0

5

0

5

зации генератора 16 с предпоследнего выхода дешифратора 121.

Использование дешифратора 121 позвол ет подать сигнал Запись на провер емую БИС ОЗУ в любой момент с дискретностью Т в пределах периода смены адреса на входах БИС ОЗУ. Минимальный интервал между окончанием {Сигнала Запись и сигналом Строб равен Т.

Коммутатор 17 обеспечивает подачу сигналов Адрес, Данные, Запись на восьмые входы тех программируемых узлов- 13 согласовани , которые соединены с входами провер емой БИС ОЗУ (фиг.1).

Узел 13 согласовани  обеспечивает прохождение сигнала с входа 52 (фиг,8) через формирователь 105 на выход 43, который св зан с контак-тами провер емого логического блока.

В соответствии с выбранным режимом контрол  информаци  с выходов провер емой БИС ОЗУ может подаватьс  либо на блок сигнатурного анализатора , либо на блок сравнени .

Пусть выбран режим сравнени  с эталонными данными. В этом случае выход провер емой БИС ОЗУ, т.е. соответствующий контакт провер емого логического блока коммутируетс  перемычкой на второй вход какого-либо из элементов , блока 18 сравнени  (фиг.7). 1а первый вход этого элемента поступает эталонный сигнал формируемых данных с соответствующего выхода коммутатора 17. В каждом такте алгоритмического теста происходит сравнение эталонной информации Данные и информации, записанной и счи- тьшаемой в данном такте по соответствующему адресу в БИС ОЗУ. Сигнал Строб по вл етс  после окончани  сигнала Запись, когда в БИС ОЗУ уже записана информаци . К моменту прихода сигнала Строб на выходе элемента 94 установитс  результат сравнени  эталонной и считанной из БИС ОЗУ информации, которьй запишетс  в триггер 96j и на соответствующем выходе 53 будет установлен логический уровень сигнала в соответствии с результатом сравнени .

При несовпадении считываемой из БИС ОЗУ и эталонной информации на выходе 53 будет низкий уровень, включитс , соответствующий элемент 76 индикации Брак ОЗУ. Индикаци  Брак

ОЗУ присутствует уже до конца прогона алгоритмического теста и о тключе- ние ее можно произвести только кнопкой Сброс.

Елок 18 сравнени  и блок 9 индикации содержит не один, а N элементов сравнени  и индикации дл  обеспечени  контрол  в режиме сравнени  БИС ОЗУ,

При обнаружении брака провер ем го логического блока и необходимос поиска дефекта в нем сигнатурный а лизатор используетс  дл  получени  сигнатур контрольных точек логичес кого блока, кotopыe оператор сравн вает с эталонными сигнатурами дл  этих точек блока, указанными в тех

; имеющих несколько выходов данных (на-ю ческой документации на логический

При обнаружении брака провер емого логического блока и необходимости поиска дефекта в нем сигнатурный анализатор используетс  дл  получени  сигнатур контрольных точек логического блока, кotopыe оператор сравни- вает с эталонными сигнатурами дл  этих точек блока, указанными в технической документации на логический

I примере при организации пам ти 1Кх4, а также дл  обеспечени  контрол  не- I скольких одноразр дных БИС ОЗУ с па- I раллельно соединенными адресными I входами).

В режиме сравнени  сигнатур до : прогона алгоритмического теста инфор ;|Мацио ньй вход сигнатурного анализа- ;това 15 соедин етс  с требуемым контактом объекта 14 контрол  (фиг.1).

После запуска алгоритмического теста в каждом такте проверки инфор- Iмации с провер емого контакта логи- ческого блока по выходу 44 поступает I на п тый вход элемента 88 (фиг.6) и ;соответственно на каждом такте про- 1верки на выходе элемента 88 будет ;нова  информаци , поступающа  на : 16-разр дный последовательный регистр : построенный на регистрах 90-93 сдвига , стробирование регистра в режиме 1, алгоритмического теста осуществл ет- . с  сигналом Строб, проход щим че- i)e3 элемент 2И-ИЛИ 89,

Группа выходов 45 непосредственно соединена с входами цифрового индика тора Сигнатура 77 (фиг.5), который индицирует на каждом такте проверки состо ние регистра сигнатурного ана- ; лизатора. Итогова  сигнатура с данного выхода объекта контрол  индицируетс  после полного прохождени  алгоритмического теста. .

После окончани  алгоритмического теста на выходе счетчика. 114 (фиГо9) по вл етс  сигнал переноса, который через элемент И 116 поступает на вход сброса триггера 117 и обеспечивает останов генератора 16, т.е. блокируетс  работа счетчика 114 и делител  118 частоты, одновременно с выхода 50 снимаетс  сигнал ВкЛс алг теста соответственно выключаетс  элемент индикации Алг. тест 75 (фиг5,5), и триггер 58 пуска (фиг.2) устанавливаетс  снова в единичное состо ние, разреша  дальнейшую работу всего устройства .

блок.

Сигнатура контролируемых точек логического блока получаетс  каждый раз после однократного прогона теста,

Коммутиру  на информационный вход сигнатурного анализатора каждый раз новую точку логического блока, можно. производить поиски дефекта в логических блоках.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  функционировани  логических блоков по авт. св. № 1327107, отличающее- с   тем, что, с целью расширейи  (функциональных возможнобтей путем обеспечени  контрол  и диагностики

   последовательностных блоков, в него введены генератор тестов, коммутатор, блок сравнени  и сигнатурньй анализатор , причем выход блока пам ти соединен с информационным входом генератора тестов, четвертьй выход дешифратора команд подключен к п тому входу блока управлени  и первому синхровхо- ду генератора тестов, второй синхро- вход которого соединен с п тым выходом дешифратора команд, второй выход блока управлени  подключен к входу сброса генератора тестов и входам начальной установки сигнатурного анализатора и блока сравнени , выход генератора импульсов соединен с третьим синхровходом генератора тестов, выход адреса, выход записи и выходы данных которого подключены Соответственно к первому и второму управл ющим входам и информационным входам коммутатора, выход признака теста генератора тестов соединен с шестым входом блока

   управлени  и седьмым входом блока индикации, а выход признака разрешени  генератора тестов подключен к входу разрешени  сигнатурного анализатора и управл ющему входу блока сравнени , информационный вход сигнатурного анализатора  вл етс  входом

   устройства дл  подключени  к первому выходу контролируемого логического блока, первый информационный вход блока сравнени   вл етс  входом устройства дл  подключени  к второму выходу контролируемого логического блока , выход коммутатора соединен с восьмыми входами программируемых узлов согласовани  и вторым информаци- о тьему выходу блока управлени .

   Конец теста

   Задержка

   СИ1

   СИ2

   СИЗ

   СИ4

   Алг.тест

   Объем ОЗУ

   Цикл выборки

   ОЗУ

   Н - 16-рична  система представлени  информации.

   онным входом блока сравнени , выходы блока сравнени  и сигнатурного анализатора подключены соответственно к восьмому и дев тому входам блока индикации , четвертый выход блока синхронизации соединен с входом записи результата сигнатурного анализатора, вход пуска которого подключен к треНе используютс 

   Код задержки

   Код числа импульсов

   То же

   ti

   if

   Не используютс  Код объема БИС ОЗУ

   Код цикла выборки ОЗУ

   iffiff. Q fusifliectna

   2i

   23

   21

   35

   , 9uz,5

   If

   PU2. 2

   ФигЛ

   9uiff

   иг.7

   id Csl

   rr lo

   «ч

   QO

   esi

   :i Bt- О

   f

   tSt SO

   «

   7

   SO

   fu2. 9