SU1705875A1 - Устройство дл контрол оперативной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  функционального контрол  полупроводниковой оперативной пам ти динамического типа. Цель изобретени  - повышение быстродействи . Устройство содержит пам ть 1, первый счетчик 2, дешифратор 3, посто нное запоминающее устройство 6, первый одновибратор 7, второй мультиплексор 8, элемент 9 задержки, первый элемент И10, первый триггер 11, вход 12 задани  режима, анализатор 13 кодов, генератор 14 импульсов , второй и третий элементы И15, первую схему 17 сравнени , второй триггер 18, вторую схему 19 сравнени , третий триггер 20, блок 21 индикации 21, второй счетчик 22, инвертор 23, регистр 24, второй одновибратор 25, элемент И-НЕ 26. В устройстве обеспечиваетс  уменьшение времени контрол  корпуса ОЗУ (режим контрол  времени регенерации информации). 1 ил. со с VJ О СЛ 00 VI СЛ

Description

Изобретение относитс  к области вычислительной техники и может быть использовано дл  функционального контрол  полупроводниковой оперативной пам ти динамического типа.

Цель изобретени  - повышение быстродействи  устройства.

На чертеже приведена структурна  схема устройства.

Схема содержит провер емую пам ть 1, первый счетчик 2. дешифратор 3, первый мультиплексор 4, коммутатор 5, представл ющий интерфейсную коммутационную матрицу , различную дл  различных корпусов, ПЗУ 6, первый одновибратор7, второй мультиплексор 8, элемент 9 задержки, первый элемент И10, первый триггер 11, вход 12 задани  режима устройства, анализатор 13 кодов (в качестве которого может быть использован сигнатурный анализатор), генератор 14 импульсов, второй элемент И15, третий элемент И16, первую схему 17 сравнени , второй триггер 18, вторую схему 19 сравнени , третий триггер 20, блок 21 индикации , второй счетчик 22, инвертор 23, регистр 24, второй одновибратор 25, элемент И-НЕ 26.

Устройство работает в режиме контрол  времени регенерации информации и в режиме определени  предельного времени хранени  информации следующим обрг)- зом.

В режиме контрол  времени регенерации информации на входе 12 устройства присутствует сигнал О. Генератор 14 формирует импульсы, которые проход т через элемент И15, и запускает счетчик 2, который , работа  в режиме непрерывного пересчета , вырабатывает следующие друг за другом сигналы О, 1, 2, 3 длительностью каждый по тахту (периоду) синхросиг нала, имеющие активное нулевое значение. Дешифратор 3 формирует сигнал двоимой ширины, имеющий также активное нулевое значение и используемый в качестве сигнала первого разрешени  выборки RAS. Такое формирование сигнала RAS гарантирует его переключение внутри сигналов Чтение/запись входа данных и адресов. Выход 2 дешифратора 3 используетс  в качестве сиг- нала второго разрешени  выборки CAS.

Таким образом, во врем  каждой команды Чтение и каждой команды Запись имеют место два сдвинутых друг относи- тельно друга сигнала разрешени  выборки RAS, CAS, адресные сигналы подаютс  на провер емую пам ть 1 от 2 через мультиплексор 4, который коммутирует во времени последовательно две половины адресных сигналов. Младша  половина адресных линий передаетс  на выход мультиплексора 4 и, следовательно, на адресные входы (Ai,..., An/2 провер емой пам ти 1 при нулевом значении управл ющего входа мультиплексора 4, а старша  половина - при единичном значении, Прием адресных частей в пам ть 1 осуществл етс  по спаду сигнала RAS (младша  половина адреса). Дл  реализации мультиплексировани  по0 ловин адресных линий используетс  триг- гер 11, который по окончании сигнала CAS Фронтом последнего всегда устанавливаетс  в нулевое состо ние по счетному входу. Поскольку пр мой выход триггера 11 соеди5 нен с управл ющим входом мультиплексора 4, то сразу по завершении определенной операции на выходе мультиплексора 4 устанавливаетс  младша  полоеина адреса, ко- тора  и принимаетс  спадом сигнала RAS

0 следующей операции. Как известно, на прием младшей половины адреса фронтом сигнала RAS требуетс  определенное врем , поэтому фронтом сигнала Статус 1 дешиф- ратора 3 (т.е. фронтом сигнала RAS) запу5 скаетс  элемент 9 задержки, который устанавливает по установочному входу триггер 11 в единичное состо ние и соответст- венно на управл ющее входе мультиплексора 4 устанавливаетс  единич0 мое состо ние, которое обеспечивает передачу на выход мультиплексора старшей половины адресных линий до возникнове- ни  сигнала RAS. По спаду сигнала CAS осуществл етс  прием старшей половины

5 адресных линий в пам ть 1.

Разр ды счетчика 2 (п + 3,..., п + К + 2) стимулируют К-входов данных. Разр д (п + К 4- 2) счетчика 2 стимулирует старший (К - 1)-й вход дннных (До, Дт,..., Дк-0 пам ти 1

0 так, что первую половину времени теста Марш дл  одноразр дной пам ти будут считыватьс  единицы и записыватьс  нули, а вторую половину времени теста, наоборот, будут считыватьс  нули и записыватьс  еди5 ницы, последовательно по всем адреса, реализу  таким образом концепцию теста Марш.

Дл  многоразр дной пам ти, кроме режимов Чтение единиц/запись нолей и

0 Чтение нолей/запись единиц будут иметь место избыточные режимы Чтение нолей/запись нолей и Чтение единиц/запись единиц, что только повышает сложность теста, а избыточность эта при

5 использовании сигнатурного анализа не имеет значени .

Описанные сигналы поступают на пам ть 1 через коммутатор 5, представл ющий интерфейсную коммутационную матрицу, различную дл  различных корпусов . Выходы тестируемой БИС ОЗУ 1 подаютс  на информационные входы, используемого в качестве регистратора выходных реакций анализатора 13 кодов, представл ющего собой типовой сигнатурный анализа- тор. На его второй управл ющий вход Сдвиг1 (синхровход) поступают импульсы синхрснизации с генератора 14 черет элемент И15.

Так как при проверке БИС ОЗУ тестом Марш происходит последовательный непрерывный перебор всех адресов, то дл  осуществлени  контрол  времени регенерации достаточно по окончании теста Марш организовать задержку тз и осуществить по- вторную проверку данной БИС ОЗУ указанным тестом.

В момент окончани  первого теста Марш (перепад с единичного в нулевое состо ние (п + К + 2)-го разр да счетчика 2) одновибратор 7 формирует короткий сигнал с активным нулевым уровнем, который поступает на управл ющий на вход схемы 17 сравнени  и обеспечивает сравнение в последней кодов истиной (присутствует на вы- ходах анализатора 13 кодов) и эталонной (хранитс  в регистре 24) сигнатур. В случае их совпадени  (исправны вс   чейки тестируемой БИС ОЗУ и значит необходим контроль времени регенерации, т.е. задание паузы длительностью т,з перед повторным тестированием тестом Марш) на выходе схемы сравнени  17 по-прежнему остаетс  уровень 1.

Передним фронтом сигнала с выхода одновибратора 7 триггер 18 устанавливаетс  в единичное состо ние (исходное состо  ние - нулевое), тем самым обеспечиваетс  прохождение сигналов генератора 14 через элемент И16 ка счетный вход счетчика 22 (исходное состо ние нулевое) и блокируетс  проходжение сигналов генератора 14 через элемент И15 на счетный вход счетчика 2 и на второй управл ющий вход Сдвиг анализатора 13 кодов.

Кроме того, сигнал (сигнал окончани  теста Марш) с выхода одновибратора 7, поступа  на первый управл ющий вход Стоп анализатора 13 кодов (действующий задний фронт), заканчивает измерительный период (окно), в течение которого производитс  ввод данных в сигнатурный анализатор .

В момент окончани  первого теста Марш (п + К + 3)-й разр д счетчика 2 уста- навливаетс  в состо ние 1, а остальные старшие разр ды (п + К + 1 + 3,,.., п + К + m + 2) остаютс  в состо нии О. При такой кодовой комбинации на адресных входах (Ai,...,Am) ПЗУ 6 ( в режиме контрол  времени регенерации адресный вход Атн посто нно находитс  в состо нии О) на его выходах устанавливаетс  двоична  кодова  комбинаци , значение которой зависит от предварительного выбора рабочей частоты генератора 14, чем выше частота генератора , тем сто оно больше.

Сигналы генератора 14, поступа  на счетчик 22, обеспечивают работу последнего в режиме непрерывного пересчета с нул  до числа, двоичный код которого установлен на выходах ПЗУ 6 (врем  этого пересчета и  вл етс  длительностью задержки t;y,

Состо ние 1 на управл ющем входе схемы 19 сравнени  обеспечивает сравнение кода на выходах ПЗУ 6 с кодом н  выходах счетчика 22. В момент их совпадени  (конец паузы между циклами контрол ) на выходе схемы 19 сравнени  по вп егс  сш- нэл с активным единичным уровнем, который поступает на управл ющий вход Старт анализатора 13 кодов (действующий передний фронт) и, устанавлива  сигнатурный анализатор в исходное (как правило нулевое, подготавливает его к очередному измерительному периоду (повторное тестирование тестом Марш).

Сигнал с выхода 19 срззнени , поступа  на вход установки в но/ть смотчика 22, устанавлизает его в негодна, ;.yie;oe состо ние. Услано пкз триггера 1 ь нулрэие состо ние (по счетному ососпечива- етс  задним фронтом порог- :i .. уровн  J в уровень 1 инвер;и;: ср,ш,:..чс п пмвррто- рс 23 сигнала с выхо/;.. оеми 19 сравнени , i риггер 18 при этом &;- .фу.гт то- ;уп .гкие сигналов генератора 1 ; через элемент И16 и разрешает поступление последних через элемент И15.

Повторна  проверка ксмтроли;;-урмой БИС ОЗУ тестем Марш огущестил лтс  указанным образом.

Заметим, что в момент окончани  повторной проверки тестом Марш на (п н К + 3)-ем разр де счетчика 2 имеет место перепад с уровн  1 в уровень О, по которому одновибратор 25 формирует импульс с активным нулевым уровнем (уровень О на управл ющем входе мультиплексора 8 в этом режиме обеспечивает переключение (п + К + 3)-го разр да счетчика 2). Поступление этого сигнала на вход элемента И-НЕ 26 обуславливает по вление на выходе последнего перепада с уровн  О в уровень 1, по которому триггер 20 устанавливаетс  в нулевое состо ние (исходное-единичное со- сто нуе) ввиду наличи  на его информационном входе уровн  О.

Сигнал О с единичного выхода триггера 20 (сигнал Конец работы) блокирует

дальнейшее прохождение сигналов генератора 14 через элементы И15 и 16. Кроме того, по вление уровн  О на адресном входе Ат-2 ПЗУ 6 (на входе AI - уровень О на входе Л2 1, а на остальных входах уровни О обеспечивает по вление на выходах последнего кода, соответствующего величине задержки между тестами в удобном дл  индикации виде.

По сигналу О с выхода триггера 20 на управл ющем входе блока 21 индикации индицируетс  код истинной сигнатуры, поступающий з последний с вых.одоп анализатора 13 кодов, и величина временного интервала между тестами (с выходоо ПЗУ 6).

Отметим, что если по окончанию первого тестэ Марш в схеме 17 сравнени  обнаружено несовпадение истиной и эталонной сигнатуры (неисправна пам ть и дальней- ший ее контроль по времени регенерации не имеет смысла), то на выходе последней по вл етс  сигнал (активный нулевой уровень ), который также обеспечивает переброс триггера 20 в нулевое состо ние(конец работы после первого прохода теста Марш). При этом на выходах ПЗУ 6 имеет место код, соответствующий значению интервала времени (паузы) равному нулю (на адресном входе At - уровень 1, а на всех остальных адресных входах ПЗУ 6 - уровень О,

В режиме определени  предельного времени хранени  информации устройство работает аналогично, однако по окончании повторной проверки тестом Марш контролируемой пам ти в случае необнаружени  в ней ошибок (т.е. при отсутствии несовпадени  истинной и эталонной сигнатур в схеме

17 сравнени ) процесс контрол  не закэнчи- ваетс . Так как в этом режиме ввиду присутстви  уровн  1 на входе 12 устройства через мультиплексор 8 коммутируетс  (п 3- К + гп + 2)-й разр д счетчика 2. Разр д (п + К т 3)-й счетчика 2 (после повторного теста Марш) будет находитс  в состо нии О, разр д п + (К + 1) + 3 установитс  в состо ние 1, а остальные разр ды гн-(К - 2)+ 3,..., п + (К + т) + 2 по-прежнему - в состо нии О.

При этой комбинации на адресных входах Ai,,.,, Am ПЗУ G (с учетом того, что на входах Ат+1 и Ат+2 имеют место уровни 1) на выходах ПЗУ по витс  двоичнап кодова  комбинаци , соответствующа  большему времени задержки.

Счетчик 22 аналогичным образом за- лолн етс  от нум  до равенства с новой кодовой комбинацией на выходах ПЗУ 6. По сигналу с выхода схемы сравнени  19 (в

момент совпадени  комбинаций на выходах счетчика 22 и ПЗУ 6) начинаетс  очередной цикл проверки БИС ОЗУ тестом Марш и, если в результате контрол  ошибок в контролируемой БИС ОЗУ вновь не обнаружитс , то подобна  процедура повтор етс  с последовательным наращиванием временного интервала между очередными циклами проверки, вплоть до обнаружени  ошибки в контролируемой БИС ОЗУ 1, что и определ ет врем  предельного хранени  информации в динамических БИС ОЗУ,

Количество нарастающих временных интервалов между циклами проверки - N 2т - 1, где m - число адресных входов ПЗУ 6, соответственно соединенных с (п + К + 3,..., п + (К + т) + 2) - разр дами счетчика 2 (m зависит от требуемой точности определени  времени хранени  информации).

Если же (при определенном выборе т) ошибок в БИС ОЗУ не обнаружитс , то устройство останавливает дальнейший контроль в момент перепада с уровн  1 в уровень О (п + К + m + 2)-го разр да счетчика 2 аналогично.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  оперативной пам ти, содержащее генератор импульсов, первый счетчик, дешифратор, первый мультиплексор , коммутатор, анализатор кодов, первый, второй и третий триггеры, элемент задержки, первый, второй и третий элементы И, выходы первого мультиплексора  вл ютс  адресными выходами устройства, информационные входы первой и второй групп которого соединены соответственно с выходами первой и второй групп первого счетчика, управл ющий вход первого мультиплексора соединен с пр мым выходом первого триггера вход установки в 1 которого соединен с выходом элемента задержки , дешифратора соединены с первым и вторым выхопами первого счетчика перьый выход дешифратора - с первым входом первого элемента И и с входом элемента задержки, второй выход дешифратора - с входом синхронизации первого триггера и с вторым входом - первого элемента И, выход которого  вл етс  выходом выборки строки устройства, второй выход дешифратора - выходом выборки столбца устройства, третий выход первого счетчика - выходом записи чтени  устройства, выходы третьей группы первого счетчика -- информационными , выходами устройства, входы анализатора кодой - информационными входами устройств-., второй управл ющий

   зход анализатора кодов соединен с выходом второго элемента И и с входом синхро- низации первого счетчика, выход генератора импульсов - с перпыми входами второго и третьего элементов И, второй вход второго элемента И - с инверсным выходом второго триггера, отличающеес  тем, что, с целью повышени  быстродействи  устройства , в него введены второй счетчик, перва  и втора  схема сравнени , второй мультиплексор, первый и второй одновиб- рэгоры, элемент И-Ht, регистр, инвертор и блок посто нной пам ти, адресные входы группы которого соединены с выходами четвертой группы первого счетчика, управл ю- щий вход второго мультиплексора - с адресным входом блока посто нной пам ти и  вл етс  входом задани  режима устройства , первый и второй информационные входы второго мультиплексора - с выходами младшего и старшего разр дов четвертой группы первого счетчика, выход старшего разр да третьей группы первого счетчика соединен с входом первого одновибрэтора, выход которого соединен с входом установ- ки в единичное состо ние второго триггера, с входом синхронизации первой схемы срапнени  и с первым управл ющим входом анализатора кодоп, выходы которого соединены с входами второй группы первой схе-

   мы сравнени  и  вл ютс  выходами индикации первой группы устройства, выходы блока посто нной пам ти соединены с входами первой группы второй схемы сравнени  и  вл ютс  выходами индикации второй группы устройства, входы второй группы второй схемы сравнени  соединены с выходами второго счетчика, вход синхронизации которого соединен с выходом третьего элемента И, второй вход которого соединен с пр мым выходом второго триггера и с входом синхронизации второй схемы сравнени , выход которой соединен с входом установки в О второго счетчика, с третьим управл ющим входом анализатора кодов и с входом инвертора , выход которого соединен с входом синхронизации второго триггера, выход второго мультиплексора соединен с входом второго одновибратора, выход которого соединен с первым входом элемента И-НЕ, второй вход которого соединен с выходом первой схемы сравнени , выход элемента И-НЕ соединен с выходом синхронизации третьего триггера, единичный выход которого соединен с третьими входами второго и третьего элементов И, с адресным входом старшего разр да блока посто нной пам ти и  вл етс  выходом синхронизации результата контрол , выходы регистра соединены с входами первой группы сравнени .