SU1644390A1 - Преобразователь параллельного кода в последовательный - Google Patents
Преобразователь параллельного кода в последовательный Download PDFInfo
- Publication number
- SU1644390A1 SU1644390A1 SU894680824A SU4680824A SU1644390A1 SU 1644390 A1 SU1644390 A1 SU 1644390A1 SU 894680824 A SU894680824 A SU 894680824A SU 4680824 A SU4680824 A SU 4680824A SU 1644390 A1 SU1644390 A1 SU 1644390A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- control
- output
- inputs
- converter
- Prior art date
Links
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 4
- 230000009466 transformation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
1
(21)4680824/24
(22)18.04.89
(46) 23.04.91. Бюл. 15
(72) В.В.Куванов, В.В.Андриенко
и А.Г.Ручко
(53) 681.325 (088.8)
(56)Авторское свидетельство СССР №,855651, кл. Н 03 М 9/00, 1979. (54)ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО КОДА В ПОСЛЕДОВАТЕЛЬНЫЙ
(57)Изобретение относитс к вычислительной технике и автоматике, а именно к устройствам дл преобразовани параллельного кода в последовательный , удовлетвор ющим требовани м
контролепригодности аппаратуры и повышенной надежности. Цель иэобрете- ни - расширение функциональных возможностей за счет обеспечени контрол преобразовани и повышение надежности. Преобразователь содержит N регистров сдвига, выходной мультиплексор 2, элемент ИЗ, контрольный регистр 4, группу из N+1 элементов И 5, управл ющий дешифратор 6, входной счетчик 7, первый 8 и второй 9 управл ющие счетчики, контрольный мультиплексор 10 и адресный дешифратор 11. 1 ил.
Изобретение относитс к вычислительной технике и автоматике и предназначено дл использовани в различного типа счетно-решающих устройствах, системах и приборах автоматического контрол и регулировани , а также в других устройствах, осуществл ющих преобразование дискретной информации.
Цель изобретени - расширение функциональных возможностей за счет возможности контрол преобразовани и повышение надежности преобразовател .
На чертеже представлена функциональна схема преобразовател .
Преобразователь содержит N реги- стров 1|-1н сдвига, выходной мультиплексор 2, элемент И 3, контрольный регистр 4 сдвига, группу из N+1 элементов И 5,-5н+1, управл ющий дешифратор 6, входной счетчик 7, первый 8 и второй 9 управл ющие счетчики,
контрольный мультиплексор 10, адресный дешифратор 11(реализованные, например , -элементами серии 533, 134). На чертеже также показаны информационный вход 12, выход 13, установочный вход 14, синхровходы 14 и 15, управл ющие входы 16 и входы сдвига 17, адресный вход 18 и вход Сброс 19.
Преобразователь работает следующим
образом.
Первоначально по входу 19 подаетс сигнал, который устанавливает второй управл ющий счетчик 9 в исходное состо ние, при котором выходы счетчика переключают контрольный мультиплексор 10 на прохождение адреса первого регистра 1. Затем по входу 12 поступает массив информации, сопровождаемый адресами, по которым с помощью дешифратора 11 осуществл етс запись информации в соответствующие
ОЭ
регистры у. При этом информаци , предназначенна дл первого регистра If записываетс в контрольный регистр 4, так как контрольный мультиплексор 10 открыт дл адресного сигнала первого регистра 1j(. После записи информации в регистры ц происходит процесс ее чтени из них в последовательном коде. По входу 14 поступает сигнал, модифицирующий состо ние второго управл ющего счетчика 9, после чего выходы открывают контрольный мультиплексор 10 дл прохождени адресного сигнала второго регистра 1. Одновременно сигнал по входу 14 устанавливает в исходное состо ние входной 7 и первый 8 управл ющий счетчики. В исходном состо нии первый управл ющий счетчик 8 открывает выходной мультиплексор 2 дл прохождени сигнала с выхода первого регистра 1, а также с помощью управл ющего дешифратора 6 открывает первый элемент И 5 4 из группы элементов И дл прохождени импульсо с синхровхода 15 на сдвиговый вход сдвига первого регистра 1 . На синх- ровход 15 поступает N+1 пачек импульсов с количеством в каждой пачке, равным числу разр дов в каждом регистре . Перва пачка импульсов осуществл ет сдвиг первого регистра 1j, одновременно стробиру выходной сигнал выходного мультиплексора 2 на элементе И 3 и просчитыва сь на входном счетчике 7. Последний импульс пачки по вл етс на выходе Перенос входного счетчика 7 и по заднему фронту модифицирует состо ние первого управл ющего счетчика 8, что приводит к открыванию второго элемента И 5 из группы (N+1) элементов И.
Втора пачка импульсов будет поступать на сдвиговый вход второго сдвигового регистра 1- и осуществл ть его сдвиг, одновременно строби ру выдвигаемую информацию на элементе И 3. Последний импульс пачки модифицирует первый управл ющий счетчик 8, открыва вход следующего элемента И из группы N+1 эпементов И При поступлении следующей пачки им- пульсов процесс повтор етс . Таким
образом, при поступлении N+1 пачек импульсов информаци .с (N+1)-ro регистра будет выдана последовательным кодом на выход 13. При этом информации с первого регистра 1i
0
5
0
5
0
5
0
5
(первое слово) и с контрольного сдвигового регистра 4 (последнее слово) должны совпадать. Их совпадение вл етс признаком исправности первого тракта преобразовани . При записи нового массива информации в контрольный регистр 4 записываетс информаци второго регистра 1. Процедура выдачи информации второго массива аналогична описанной выше. В выдан - ном массиве информации второго и последнего слов должны совпадать. Таким образом, контрольный регистр 4 последовательно циклически обеспечивает дублирование информации каждого тракта преобразовани , что позвол ет осуществл ть их контроль методом сравнени . При вы влении неисправности тракта преобразовани коит- рольный сдвиговый регистр можно использовать взамен неисправности в каждом N-м тракте обмена.
Claims (1)
- Формула изобретени Преобразователь параллельного кода в последовательный, содержащий N регистров сдвига, информационные входы которых вл ютс информационным входом преобразовател , выходы соединены с соответствующими первыми информационными входами выходного мультиплексора, выход которого соединен с первым входом первого элемента И, выход которого вл етс выходом преобразовател , дешифратор адреса, входы которого вл ютс адресными входами преобразовател , выходы соединены с управл ющими входами соответствующих регистров сдвига, группу из N-элементов И, выводы которых соединены с входами сдвига соответствующих регистров сдвига, первые входы элементов И группы, второй вход первого элемента И и счетный вход входного счетчика объединены и вл ютс синхровходом преобразовател , первый управл ющий счетчик, выход которого соединен с управл ющими входами выходного мультиплексора , отличающийс тем, что, с целью расширени функциональных возможностей преобразовател за счет обеспечени контрол преобразовани и повышени его надежности, в него введены контрольный регистр сдвига, контрольный мультиплексор, второй управл ющий счетчик, управл ющий дешифратор и в группу элементов И - (N+O -й элемент И, первыйвход которого подключен к синхровхо- ду преобразовател , выход - к входу сдвига контрольного регистра сдвига, выход которого соединен с вторым информационным входом выходного мультиплексора, а информационный вход подключен к информационному входу преобразовател , выход входного счетчика соединен со счетным входом первого управл ющего счетчика, выход второго управл ющего счетчика соединен с информационными входами контрольного мультиплексора, управл ющие входы и выход которого соединены с соответствующими выходами дешифратора адреса и управл ющим входом контрольного регистра, установочные входы входного счетчика и первого управл ющего счетчика и счетный вход второго управл ющего счетчика вл ютс установочным входом преобразовател , установочный вход второго управл ющего счетчика вл етс входом Сброс преобразовател .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894680824A SU1644390A1 (ru) | 1989-04-18 | 1989-04-18 | Преобразователь параллельного кода в последовательный |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894680824A SU1644390A1 (ru) | 1989-04-18 | 1989-04-18 | Преобразователь параллельного кода в последовательный |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1644390A1 true SU1644390A1 (ru) | 1991-04-23 |
Family
ID=21442617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894680824A SU1644390A1 (ru) | 1989-04-18 | 1989-04-18 | Преобразователь параллельного кода в последовательный |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1644390A1 (ru) |
-
1989
- 1989-04-18 SU SU894680824A patent/SU1644390A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1644390A1 (ru) | Преобразователь параллельного кода в последовательный | |
SU1705875A1 (ru) | Устройство дл контрол оперативной пам ти | |
SU1732332A1 (ru) | Устройство дл контрол многоканальных импульсных последовательностей | |
SU1401462A1 (ru) | Устройство дл контрол логических блоков | |
SU1269139A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1649548A1 (ru) | Устройство дл контрол последовательностей импульсов | |
SU1525693A1 (ru) | Генератор ортогональных кодов | |
SU1580563A1 (ru) | Устройство дл контрол равновесного кода | |
SU1511749A1 (ru) | Устройство дл контрол мультиплексоров | |
SU1552198A1 (ru) | Устройство дл моделировани систем передачи данных | |
SU1432758A1 (ru) | Устройство дл контрол последовательности чередовани импульсных сигналов | |
SU1707758A1 (ru) | Пересчетное устройство | |
SU1501064A1 (ru) | Устройство дл контрол последовательностей импульсов | |
SU1260962A1 (ru) | Устройство дл тестового контрол временных соотношений | |
SU1580371A1 (ru) | Устройство дл контрол последовательностей импульсов | |
SU1728975A1 (ru) | Устройство выбора каналов | |
SU1309304A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU1354194A1 (ru) | Сигнатурный анализатор | |
SU1667080A1 (ru) | Устройство дл контрол последовательностей импульсов | |
SU1550502A1 (ru) | Генератор рекуррентной последовательности с самоконтролем | |
SU1434430A1 (ru) | Датчик равномерно распределенных случайных чисел | |
SU1010611A1 (ru) | Устройство дл синхронизации многомашинных комплексов | |
SU1376088A1 (ru) | Устройство дл контрол двух последовательностей импульсов | |
SU1218386A1 (ru) | Устройство дл контрол схем сравнени | |
SU1667100A1 (ru) | Устройство дл моделировани систем массового обслуживани |