SU1223233A1 - Устройство дл контрол однотипных логических узлов - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при тестовом диагностировании. Цель изобретени  ,повьшение достоверности контрол  и производительности. Устройство содерIжит блок управлени , генератор тестов , блок.анализа и блок вы влени  . сбоев. При вы влении сбо  в одном из .контролируемых однотипных логических узлов этот сбой фиксируетс  блоком вы влени  сбоев, который осуществл ет идентификацию номера отказавшего узла и типа ошибки. При этом осуществл етс  повторный цикл контрол  дл  вы влени  подтверждени  сбо  отказавшего узла. Если при очередной реализации повторного контрол  обнаруженный сбой подтверждаетс , то конечным адресом цикла контрол  будет адрес той тестовой комбинации, на которой этот сбой про вилс . При-одновременном сбое во всех узлах этот сбой обнаруживает блок анализа, ра- ботающий по принципу сигнального анализатора . При этом оп ть происходит повторный контроль. Условием забра- ковки узлов  вл етс  наличие двух сбоев при организаци х циклов конт РОЛЯ . 5 ИЛг i сл

Description

Изобретение относитс  к вычисли- тельной технике, в частности к аппаратуре контрол  логических вычислительных машин, и может быть использовано в электронике дл  контрол  ло- гических микросхем средней и большей степени интеграции, а также в составе автоматических комплексов и автоматизированных систем управлени  производства ТЭЗов, контроллеров и других л9гических узлов.

Цель изобретени  - повьппение достоверности контрол  и производительг ности.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг.2 - блок управлени ; на фиг. 3 - схема блока вы влени  сбоев; на фиг. 4 - схема блока анализа; на фиг. 5 - схема генератора тестов.

Устройство содержит блок 1 управлени , генератор.2 тестов, блок 3 анализа, блок 4 вы влени  сбоев, однотипные контролируемые логические узлы 5.1 - 5N.

Блок -управлени  (фиг.2) содержит элемент Ш1И-НЕ 6, триггер 7, генератор 8 тактовых импульсов, триггер 9, элемент И 10.

Блок вы влени  сбоев (фиг. 3) содержит группу шифраторов 11.1 - П.К шифратор 12, группу счетчиков 13.1 - 13.К сбо , триггер 14, элемент ИЛИ 15, счетчик 16 циклов контрол , блок 17 пам ти сбоев, блок 18 индикации .

Блок анализа (фиг. 4) содержит рапределитель 19 импульсов, сигнатурны анализатор 20, регистр 21, схему 22 сравнени , блок 23 пам ти эталона.

Генератор тестов (фиг. 5) содержит узел 24 контрол  по четности, буферный регистр 25, элементы И 26 и 27, узел 28 пам ти, регистр 29, узел 30 считывани , группу информационных выходов 31, вход 32 синхронизации, вход 33 блокировки, выход 34 признака начала контрол , выход 35 признака цикла контрол , выход 36 признака конца контрол , выходы 37 признак тестового набора.

При подаче разрешающего уровн  начальной установки на единичный вход триггера 7 последний запускает . генератор 8 тактовых импульсов, который формирует синхроимпульсы, поступ к цие на вход элемента И 10 и на синх ропровод генератора 2 тестов. При поступлении с выхода 34 признака начала контрол  генератора тестов высокого уровн  на единичный вход триггера 9 и на другой вход элемента И 10 происходит сброс распределител  19 импульсов , а также его.синхронизаци  и синхронизаци  блока 17 пам ти сбоев в блоке 4 вы влени  сбоев.

Триггер 7 при поступлении высйких

уровней с выхода 36 признака конца контрол  генератора 2 тестов и с выхода признака сбо  блока пам ти сбоев блокирует генератор 8 тактовых импульсов .

При поступлении с выхода 36 признака конца контрол  генератора 2 тестов сигналов высокого уровн  триггер 9 блокирует работу распределител  19 импульсов .

При поступлении синхроимпульса на вход 32 синхронизации генератора тестов узел 30 считывани  формирует адрес узла 28 пам ти и сигнал записи в буферный регистр 25. На выходной шине

узла 28 пам ти формируетс  параллельный код, который переписьшаетс  в буферный регистр 25 по команде записи . Узел 24 контрол  по четности формирует разрешающий уровень при совпадении выходов узла 28 пам ти и буферного регистра 25. При несовпадении выходов узел 24 контрол  по четности формирует запрещакнций уро- - вень, узел 30 считывани  блокируетс  на текущем адресе и при поступлеНИИ следующего синхроимпульса по входу 33 производит повторную запись в буферный регистр 25. Этим же уровнем блокируетс  формирование разрешающего уровн  на выходе 34 признака начала контрол .

Разр дность используемой двоичной комбинации на выходной шине зависит от количества входов контролируемых однотипных логических узлов 5.1-5.N.

Три старпшх разр да выходной шины узла 28 пам ти выполн ют следующие функции. При считывании последней тестовой комбинации по вление уровн  логического нул  в первом

старшем разр де соответствует вьщаче команды Конец измерени  на выходе

36 признака конца контрол . Уровень логического нул  во втором старшем разр де выходной шины узла 28 пам ти блокирует элемент И 26. Это необходимо дл  организации начальных и подготовительных установок дл  контролируемых однотипных логических

узлов 5.1-5.N. Выход третьего старшего разр да  вл етс  выходом 36 признака режима контрол  генератора 2 тестов. По вление уровн  логической единицы в третьем старшем разр де выходной шины узла 28 пам ти ука- зьшает на начало очередной матрицы тестовых комбинаций. Кажда  матрица тестовых комбинаций обеспечивает проверку правильности вьтолнени  определенной функции контролируемыми однотипными логическими узлами 5.1- 5.N. По сигналу с выхода третьего старшего разр да в регистр 29 производитс  запись начального адреса матрицы тестовых комбинаций, который хранитс  там до начала следующей матрицы . Вход 33 блокировки генератора 2 тестов обеспечивает принудительную запись начального адреса матрицы тестовых комбинаций из регистра 29 в узел 30 считьгоани  при организации внутренних циклов контрол . Уровень логической единицы на входе 33 через элемент И 27 разрешает запись в узел 30 считывани  начального адреса матрицы тестовых комбинаций из-регистра 29 и запрещает смену информации,

хран )ейс  в регистре 29. I

Блок 4 вы влени  сбоев имеет К групп

входов (где К - число контролируемых выходов однотипных логических узлов) группу шиф1)аторов 11.1 - ПК, реализующих выражение (1), которые говор т о расхождении информации, поступа к цей от контролируемых узлов: (И i)-((5.1.1) (5.2.1).....

(5.N.I) V(5.1.1)(5.2.l):....:

(5.N.1))V VV((5.1.i)-(5.2.1)

(5.N .i)V(5.1 .i)(5.2.i) . .. .(5.N. i))V.. ...... ((5.1.K)-(5.2.K).:.(5.N.K)V(gTT7K

.2.K).... (5.N.K)), (1)

где i ,...K; N - число контролируемых однотипньк ло- гических узлов.

На выходах шифратора 12 формируетс  информаци , присутствующа  на большинстве выходах контролируемых однотипных узлов, согласно следующему выражению:

JsTTTi) (3.2. i) .. . (5 .N. i) V(5.1. i)

(5.2.i)...(5.N.i)V(5.1.i)(5.2.1)

(5.N.i)V(5.1.i)(5.2.i)...(5.N.i) (2)

При обнаружении сбо  в одном из контролируемых логических узлов 5.1- 5.N,Ha выходе соответствующего шифратора группы 11.1 - 1.К по вл етс 

уровень логической единицы, который через злемент ИЛИ 15 поступает на единичный вход триггера ,14. Управление триггером 14 осуществл етс  также сигналом с выхода схемы 22 сравнени  блока анализа. Триггер 14 формирует сигнал, который поступает на вход элемента И 27 и на вход считывани  регистра 29, тем самым запускает

средства организации процедуры внутреннего контрол  и разрешает работу счетчика 16 циклов. Содержимое последнего увеличиваетс  на единицу после завершени  каждого цикла повторного контрол , которые задает генератор тестов с выхода 35. Коэффициент пересчета счетчика 16 циклов равен двум.

Размер цикла внутреннего контрол  не  вл етс  посто нным и зависит

от того, подтверждаетс  ли вы вленный сбой одного из контролируемых логических узлов 5.1-5.N при повторных процедурах контрол . Начальный адрес цикла внутреннего контрол  всегда

совпадает с начальным адресом соответствующей матрицы тестовых комбинаций . В случае, когда при очередной реализации повторного контрол  обнаруженный ранее сбой не подтверждаетс , цикл завершаетс  последним адресом матрицы тестовых комбинаций. Если же при очередной реализации повторного контрол  обнаруженный ранее сбой также повтор етс , то конечным адресом цикла  вл етс  тот адрес матрицы тестовых комбинаций, на котором этот сбой про вл етс .

Величины самих матриц тестовых комбинаций не  вл ютс  случайнь1ми. Кажда  матрица содержит минимальное количество тестовых комбинаций, включа  и установочные, необходимых дл  проверки правильности выполнени  логических операций. После завершени  . третьего цикла внутреннего контрол 

счетчик 16 циклов формирует сигнал, который устанавливает триггер 14 в нулевое состо ние и очищает группу счетчиков 13.1 - 13.К сбоев.

Каждый из счетчиков 13.1-13.К

сбоев группы фиксирует сбои, происход щие в соответствующем контролируемом логическом узле 5.1-5.N и формирует адресные сигналы дл  блока I7 пам ти сбоев при наличии двух

сбоев в одном из контролируемых логических узлов 5.1-r5.N. Блок 17 пам ти сбоев в зависимости от наличи  сигналов на -выходах счетчиков 13.1

13.К сбоев группы и на входе сигнала , на который поступает сигнал ошибки схемы сравнени  22 блока 3 анализа , включает лампочки Контроль .пов

Блок 17 пам ти сбоев  вл етс  дешифратором , выполненным в виде ПП ЗУ, прошивка которого соответствует представленному таблице.

Нули в графах таблицы указьшают на отсутствие соответствующих сигналов и на выключенное состо ние соот- ветствующих лампочек блока 18 индикации . Единицы в графах таблицы указьшают на присутствие соответствующих сигналов и на включенное состо ние соответствующих лампочек блока 18 индикации.

Блок 3 анализа содержит распределитель 19 импульсов, сигнатурный анализатор 20, регистр 21, схему 22 сравнени  и блок 23 пам ти эталона. Начальна  установка производитс  сиг налом Высокий уровень, с выхода триггера 9 поступающим на вход сброса распределител  19 импульсов. С этого момента до прихода низкого уровн  на этот вход при поступлении каждого синхроимпульса от элемента И 10 на распределитель 19 импульсов он формирует импульсы, управл ющие работой блока 3 анализа. На информационные входы сигнатурного анализатора 20 поступает информаци  с выходов шифратора 12. Сформированна  сигнатура поступает в регистр 21 дл 

торить, Брак и формирует сигнал Сбой на выходе признака сбо .

Работа блока 17 пам ти сбоев представлена в таблице.

хранени . На адресный вход блока 23 пам ти эт алона поступают сигналы с выходов признака тестового набора генераторов 2.- Блок 23 пам ти в соответствии с адресом формирует код поступающий на схему 22 сравнени , котора  производит по команде paicnpe- делител  19 импульсов сравнение сигнатур , храи щихс  в регистре 21 и блоке 23 пам ти. При несовпадении сигнатур формируетс  комавда Неправильна  сигнатура, поступающа  на один из адресных входов блока 17 пам ти сбоев в блоке 4 вы влени  сбоев 4.

Устройство работает следующим образом .

При подаче разрешаш(его уровн  Начальной установки блок 1 управлени  формирует синхроимпульсы, которые поступают на сиихровход генератора 2 тестов, на выходе которого формируетс  необходимое количество комбинаций, устанавливающих, контролируемые логические блоки 5.1-5.N в исходное состо ние. Затем генератор 2 тестов формирует разрешающий уровень .нав ыходе 34 признака начала контрол  и синхроимпульс блока 1 здтравлени  поступает на блок 4 вы влени  сбоев, который производит сравнение каждого одноименного выхода логических узлов

и формирует на выходах параллельный код, соответствующий состо нию большинства входов (мажоритарноети). Если информаци  на входах шифраторов 5 группы I1, шифратора Г2 не совпадает, счетчики сбо  фиксируют это, и на блоке индикации вы вл етс  номер логического узла, в котором произошел сбой, и запускаютс  средства органи- ю зации внутренних циклов контрол . Внутренние циклы контрол  обеспечивают повторную проверку логических узлов с помощью той матрицы тестовых комбинаций, при котором произошел fs сбой. В зависимости опт результата контрол  устройство либо продолжает дальнейшую проверку, либо формирует сигналы Брак, Контроль повторить, Возможна также ситуаци , когда все 20 однотипные контролируемые логические, узлы 5.1-5.N допустили сбой одновременно . Такой сбой будет обнаружен только блоком 3 анализа как результат расхождени  сформированной и эталон- 25 ной сигнатур. В этом случае также происходит процедура повторного контрол .

Сформированна  сигнатура представл ет собой результат преобразовани  зо в блоке 3 анализа параллельного кода, поступающего с выходов шифратора 12 в последовательность комбинаций. Она формируетс  после каждой тестовой комбинации.

Условием забраковки контролируемого логического узла  вл етс  наличие в нем двух сбоев при организации внутренних циклов контрол  с использованием одной матрицы тестойьгх комбинаций . В этом случае, а также при двукратном по влении неправильной сигнатуры, контроль автоматически прекращаетс  и высвечиваетс  индикаци  Брак. Контролируемые логические узлы признаютс  годными, если верна: ; последн   сигнатура и нет индикации Брак,

Если контроль прерываетс  и есть индикаци  Контроль повторить, индицируемый логический блок проходит повторный контроль в составе следующей контролируемой труппы.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  однотип- 5 ных логических узлов, содержащее генератор тестов, блок управлени , блок анализа и блок вы влени  сбоев.

   40

   45

   5 ю fs 20 25

   зо

   5

   0

   5

   причем блок управлени  содержит первый и второй триггеры, генератор тактовых импульсов, элемент ИЛИ-НЕ и элемент И, блок анализа содержит сигнатурный анализатор, распределитель импульсов, регистр, схему сравнени  и блок пам ти эталона, а блок вы влени  сбоев содержит блок индикации , причем вход начальной установки устройства соединен с единичным входом первого триггера, выход которого соединен с входом пуска генера - тора тактовых импульсов, выход которого соединен с первьм входом элемента И и входом синхронизации генератора тестов, группа информационных выходов которого соединена с группами информационных входов однотипных контролируемых логических узлов, выход элемента ИПИ-НЕ соединен с нулевым входом первого триггера, второй вход элемента И соединен с выходом признака начала контрол  генератора тестов и с единичным входом второго триггера, нулевой вход которого соединен с выходом признака конца контрол  генератора тестов и с первым входом элемента ИЛИ-НЕ, выход элемента И соединен с входом синхронизации распределител  импульсов, вход, сброса которого соединен с выходом второго триггера, первый выход распределител  импульсов соединен с входом синхронизации сигнатурного анализатора, выходы которого соединены с информационными входами регистра, вход синхронизации которого соединен с вторым выходом распределител  импульсов и с входом синхронизации схемы сравнени , перва  группа информационных входов которой соединена с группой выходов регистра втора  группа информационных входов схемы сравнени  соединена с группой выходов блока пам ти эталона, отличающее- с   тем, что, с целью повышени  достоверности контрол  и производительности , блок вы влени  сбоев содержит группу счетчиков сбо , блок пам ти сбоев, элемент ИЛИ, третий триггер, счетчик циклов контрол , шифратор

   и группу шифраторов, причем группы выходов контролируемых логических узлов соединены с информационными входами соответствующих шифраторов группы и с группами информационных входов шифратора, выхода которого

   соединены с информационными входами сигнатурного анализатора, выходы шифраторов группы соединены с входами элемента ИЛИ и со счетными входами соответствующих счетчиков сбоев группы , входы сбросе а которых соединены с выходом переполнени  счетчика циклов контрол  и с нулевым входом третьего триггера, единичный вход которого соединен с выходом элемента ИЛИ, выход трёЛего триггера Соединен с входом разрешени  счетчика циклов контрол  и с входом, разрешени  генератора тестов, разр дные выходы счетчи- ков сбоев группы и выход схемы сравнени  соединены с адресными входами блока пам ти сбоев, выход признака сбо  которого соединен с вторым

   Нач. уст

   входом элемента ИЛИ-НЕ, вход синхронизации блока пам ти сбоев соединен с выходом элемента И, группа выходов признаков номеров контролируемых однотипных логических узлов блока пам ти сбоев соединена с первой группой информационных вход9в блока индикации , втора  группа информационных входов которого соединена с группой выходов признаков сбоев однотипных контролируемыхлогических узлов блока пам ти сбоев, выход признака тестового набора генератора тестов соединен с адресным входом блока пам ти эталона, выход признака цикла контрол  генератора тестов соединен со счетным входом счетчика циклов контрол .

   5.1

   5. г

   ff.H

   фиг.1

   f(j/i.H/IH-HfB

   фиг.З

   От 37

   От luuippam. it

   . фаг.5 ВНИИПИ Заказ 1715/52Тираж 671

   Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4

   гз

   Н

   го

   ттриг.9 ffmyjr./ff фагЛ

   Подписное