SU1322482A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Abstract

Изобретение относитс  к области автоматики и цифровой вычислительной техники и может быть использовано при построении двоично-дес тичных преобразователей . Целью изобретени   вл етс  упрощение преобразовател . Поставленна  цель достигаетс  тем, что преобразователь двоичного кода в двоично-дес тичный , содержащий первый сумматор 2, первый регистр 4, схему сравнени  6, первый и второй двоично-дес тичные Счетчики 10, II, первый и второй элементы И 8. 9 и элемент ИЛИ 7, содержит второй сумматор 1 и второй регистр 3, входы которого соединены с выходами двоично-дес тичных счетчиков 10, 11, входы обратного и пр мого счета которых соединены с выходами первого и второго элементов И 8, 9, выходы первого счетчика 10 соединены с первыми входами второго сумматора 1, вторые входы которого соединены с выходами первого регистра 4, а выходы первого сумматора 2 соединены с вторыми входами схемы сравнени  6. 1 ил. сл со to ю 4 00 KD

Description

Изобретение относитс  к автоматике и цифровой вычислительной технике н может быть использовано при пост- рое нии двоично-дес тичных преобразователей .

Цель изобретени  - упрощение преобразовател .

На чертеже представлена функциональна  схема преобразовател  двоичного кода в двоич.чо-дес тичный.

Преобразователь содержит суммато-- ры 1 и 2, регистры 3 и 4, генератор 5 импульсов, схему 6 сравнени , элемент ИЛИ 7, первый и второй элемент И 8 и 9, первый и второй двоично-дес тичные счетчики 10 и 11, информационный вход 12, вход 13 установки, выходы 4 преобразовател .

Преобразователь работает следующим образом.

В начале преобразовани  на вход 3 установки подаетс  сигнал, кото- рьй устанавливает в нулевое состо ние второй регистр 4 и второй дроич- но-дес тичный счетчик 1t, а в первый двоично-дес тичный счетчик 10 записывает двоичный, код числа 9. Этот код складьшаетс  на сумматоре 1 с ну левьм кодом регистра 4 и поступает на схему 6 сравнени  дл  сравнени  с преобразуемым двоичным кодом, поступающим на схему сравнени  с входов 12. Если преобразуемый код больше кода числа 9, то на. втором выходе А В схемы 6 сравнени  по вл етс  сигнал уровн  логической единицы, ко- торьй разрешает происхождение тактовых иг-шульсов с генератора 5 импульсов через второй злемент И 9 на вход пр мого счета второго двоично-дес тичного счетчика 1 и синхровход регистра 4. При этом с каждым тактовым импульсом содержимое регистра 4, а значит и двоичного числа на выходе первого сумматора 1 будет увеличиватьс  на двоичное число 10, а второй двоично-дес тичный счетчик 11 будет подсчитывать количество тактовых импульсов, которые, в данном случае , имеют вес дес тков выходного двоично-дес тичного кода. Этот процесс продолжаетс  до тек пор, пока двоичное число на выходе первого сумматора 1 становитс  равным или превышает преобразуемьш двоичный код. Если число на выходе первого сумматора 1 превышает преобразуе1мый дво224822

ичный код, то с второго выхода исчезнет, а на третьем выходе А- В схемы 6 сравнени  по вл етс  сигнал уровн  логической единиц., который 5 разрешает прохождение тактовых им-- пульсов с генератора 5 импульсов через первый злемент И 8 на вход обратного счета первого двоично-дес тичного счетчика 10, в которьй был пред- 0 варительно записан двоичньй код числа 9. С каждым тактовым импульсом это число уменьшаетс  на единицу, соответственно уменьшаетс  двоичное число на вь.ходе первого сумматора . В момент равенства этого числа преобразуемому двоичному коду на третьем выходе А - В исчезает, а на первом выходе схемы 6 сравнени  по вл етс  сигнал уровн  логической единиц1л, по которому числа с выходов первого и второго двоично-дес тичных счетчиков 0 и I1, имеющих соответственно вес единиц и дес тков, переписываютс  в регистр 3 и устанав- ливаютс  на выходах 14 преобразовател . Этот же сигнал через элемент РШИ 7 устанавливает преобразователь в исходное состо ние.

15

20

30

ормула изобретени 

Преобразователь двоичного кода в двоично-дес тичньй, содержащий .генератор импульсов, схему сравнени , первый и второй двоично-дес тичные счетчики , первьй регистр, первый сумматор , элемент ИЛИ, нервый и второй элементы И, первые входр, которых соединены с выходом генератора импульсов , а вторые входы соответственно

соединены с выходами Больше и Меньше схемы сравнени , перва  группа входов которой соединена с информационными входами преобразовател , выходы первого сумматора соединены с информационными входами первого регистра , выходы которого соединены с первой группой входов первого сумматора , отличающийс  тем,

что, с целью упрощени  преобразовател , он содержит второй сумматор и второй регистр, входы которого соединены с выходами первого н второго двоично-дес тичных счетчиков, входы

обратного и пр мого счета которых соответственно соединены с выходами первого и второго элементов И, выход Равно схемы сравнени  соединен с входом записи второго регистра и с

первым входом элемента ШШ, выход которого соединен с входами сброса второго двоично- дес тичного счетчика и первого регистра и с синхровходом первого двоично-дес тичного счетчика, выходы которого соединены с входами младших разр дов второго сумматора, втора  группа входов которого соединена с выходами первого регистра, входы старших разр дов первой группы второго сумматора соединены с входом логического нул  преобразовател , выходы которого соединены с выходами второго рет истра, выходы второго сумматора соединены с второй группой входов схемы сравнени , вход логичесРедактор Е.Папп Заказ 2878/55

Составитель Н.Шелобанова

Техред А.Кравчук .Корректор С.Шекмар

Тираж 901Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб,, д.4/5

Производственно-полиграфическое предпри тие,г.Ужгород,ул.Проектна ,4

кой единицы преобразовател  соединен с информационными входами первого и четвертого разр дов первого двоично- дес тичного счетчика и с входами второй группы второго и четвертого разр дов второго сумматора, входы остальных разр дов второй группы которого соединены с входом логического нул  преобразовател , вход установки которого соединен с вторым входом элемента ИЛИ, выход второго элемента И соединен с синхровходом первого регистра , информационные входы второго и третьего разр дов первого двоично- дес тичного счетчика соединены с входом логического нул  преобразовател .

Claims (2)

1. ^Формула изобретения

   Преобразователь двоичного кода в двоично-десятичный, содержащий генератор импульсов, схему сравнения,' пер35 вый и второй двоично-десятичные счетчики, первый регистр, первый сумматор, элемент ИЛИ, первый и второй элементы И, первые входы которых соединены с выходом генератора импуль40 сов, а вторые входы соответственно соединены с выходами Больше и Меньше схемы сравнения, первая группа входов которой соединена с информационными входами преобразователя, вы45 ходы первого сумматора соединены с информационными входами первого регистра, выходы которого соединены с первой группой входов первого сумматора, отличающийся тем, 50 что, с целью упрощения преобразователя, он содержит второй сумматор и второй регистр, входы которого соединены с выходами первого и второго двоично-десятичных счетчиков, входы 55 обратного и прямого счета которых соответственно соединены с выходами первого и второго элементов И, выход Равно схемы сравнения соединен с входом записи второго регистра и с
2. 3 132 первым входом элемента ИЛИ, выход которого соединен с входами сброса второго двоично-десятичного счетчика и первого регистра и с синхровходом первого двоично-десятичного счетчика, выходы которого соединены с входами младших разрядов второго сумматора, вторая группа входов которого соединена с выходами первого регистра, входы старших разрядов первой группы 1 второго сумматора соединены с входом логического нуля преобразователя, выходы которого соединены с выходами второго регистра, выходы второго сумматора соединены с второй группой 1 входов схемы сравнения, вход логичес

   82 4 кой единицы преобразователя соединен с информационными входами первого и четвертого разрядов первого двоичнодесятичного счетчика и с входами второй группы второго и четвертого разрядов второго сумматора, входы остальных разрядов второй группы которого соединены с входом логического нуля преобразователя, вход установки которого соединен с вторым входом элемента ИЛИ, выход второго элемента И соединен с синхровходом первого регистра, информационные входы второго и третьего разрядов первого двоичнодесятичного счетчика соединены с входом логического нуля преобразователя.