Изобретение относитс к области автоматики ицифровой вычислительной техники и может быть использовано при построении двоично-дес тичны с преобразователей. Известен преобразователь двоичного кода в дес тичный 1, содержащий сдвиговый регистр опроса, регистр двоичного кода, элементы ИЛИ перевода весовых значений разр дов двоичного кода, элементы ИЛИ разрешени формировани дес тичных разр дов, ключи, дополнительные регистры сдвига, делитель частоты, декадные счетчики, элементы задержки. Недостаток этого преобразовател состоит в сложности устройства и низком быстродействии Наиболее близким по технической сущности и схемному решению вл етс преобразователь двоичного кода в двоично-дес тичный код 2, содержащий сдвиговый регистр опроса, регистр двоичного кода, шифратор, элементы И первой группы, первые входы которых соединены с соответствующими выходами регистра двоичного кода, вторые входы - с соответствующими выходами сдвигового регистра опроса, а выходы элементов И первой группы соединены со входами шифратора, элементы И второй группы, разделенные на К подгрупп, где К - число дес тичных разр дов выходного кода, группу из К элементов ИЛИ, К декадных счетчиков, делитель частоты и элемент И, выход которого соединен со входом делител частоты, первые входы всех элементов И второй группы соединены с соответствующими выходами шифратора, вторые входы i-Tbix (i 1-4) элементов И всех подгрупп объединены и соединены с первым, вторым, третьим выходами делител частоты и выходом элемента И соответственно, .входы всех элементов И каждой подгруппы соединены со входами соответствующих элементов ИЛИ в группе элементов ИЛИ, выходы которых соединены со входами, соответствующих декадных счетчиков, первый вход элемента И соединен с четвертым входом делител частоты, а второй вход - с тактовым входом преобразовател , йыход переполнени делител частоты соединен со входом сдвигового регистра опроса. Кроме того, преобразователь содержит группу элементов задержки. 377 Недостаток этого преобразовател состоит в низком быстродействии, св занном с необходимостью задержки работы декадных счетчиков старших дес тичных на врем формировани переноса декадных счетчиков младших разр дов. Целью изобретени вл етс повышение быстродействи преобразовател двоичного кода в двоично-дес тичный. Дл достижени поставленной цели в преобразователь двоичного кода в двоично-дес тичный , содержащий сдвиговый регистр опроса, регистр двоичного кода, шифратор,: элементы И первой группы, первые входы которых соединены с соответствующими выходами регистра двоичного кода, вторые входы - с соответствующими выходами сдвигового регистра опроса , а выходы элементов И первой группы соединены с входами шифратора, элементы И второй группы, разделенные на К подгрупп, где К - число дес тичных разр дов .выходного кода, группу из К элементов ИЛИ, К декадных счетчиков, делитель частоты и элемент И, выход которого соединен со входом делител частоты , первые входы всех элементов И второй группы соединены с соответствующими выходами шифратора, вторые входы i-тых (i 1-4) элементов И всех подгрупп объединены и соединены с первым, вторым, третьим выходами делител частоты и выходом элемента И соответственно , выходы всех элементов И каждой подгруппы соединены со входами соответствующих элементов ИЛИ в группе элементов ИЛИ, выходы которых соер нены со входами соответствующих декадных;счетчиков, первый вход элемента И соединен с четвертым выходом де . лител частоты, а второй вход с тактовым входом преобразовател , выход переполнени делител Частоты соединен со входом сдвигового регистра опроса, введены дополнительные разр ды сдвигового регистра опроса, дополнительHi e э.г1ементы И в первой группе, элемент ИЛИ и (К-1) ключей, первый входы которых соединены с выходом элемента ИЛИ, второй вход j-ro ключа tj 1 --(К-1) соединен с выходом j-ro декадного счетчика, а выход j-ro ключа соединен со входом (j + )-го элемента ИЛИ группы, выходы дополнительных разр дов сдвигового регистра опроса соединены с первыми входами соответствующих дополнительных элементов И первой группы, вторые входы которы соединены с тактовым входом преобразовател , а выходы дополнительных элементов И первой группы соединены со входами элемента ИЛИ, вь1Ход переполие1ш делител частоты соединен со входом элемента ИЛИ. На чертеже представлена блок-схема преобразовател двоичного кода в двоично-дес тичный. Преобразователь содержит регистр двоичного кода 1, вход дл сигнала Пуск 2, сдвиговый регистр опроса 3, элементы И первой Ipyniibi 4, шифратор 5, элементы И второй группь: 6, подгруппы 7 элементов И второй группы, элементы ИЛИ 8 группы, декадные счетчики 9, ключи 10, элемент ИЛИ 11, тактовый вход преобразовател 12, элемент И 13, делитель частоты 14, входы записи 15 ключей 10, управл ющие .входы 16 ключей 10, выходы 1 ключей 10. В преобразователь исходный двоичный код заноситс в регистр двоичного кода 1. Преобразователь двоичного кода в двоичнодес тичный начинаетс с приходом импульсного сигнала Пуск на вход 2 преобразовател , по которому в сдвиговый регистр опроса 3 записываетс логическа единида. Далее эта.единида сдвигаетс каждыми дес тыми тактовыми им- , пульсами ТИ, приход щими с выхода делите-. л частоты 14 на вход сдвига сдвигового регистра опроса 3. Сдвиговый регистр опроса 3 последовательно, с периодом в дес ть тактовых импульсов ТИ, опрашивает каждый разр д регистра двоичного кода 1 через соответствующие элементы И первой группы 4, выходы которых соединень со входами шифратора 5, построенного из элементов ИЛИ таким образом, что на его выходах по вл етс эквивалентный опрашиваемому разр ду двоичного кода двоично-дес тичньш код. Двоично-дес тичный код с выходов пшфратора 5 поступает потетрадно (2°, 2, 2, 2) на первые входы элементов И 6 второй группы, выходы которых в соответствии с дес тичным весом тетрад О, 1, 2, 3... объединены элементами ИЛИ 8 группы. На вторые входы элементов И 6, за период в дес ть тактовых импульсов ТИ, соответственно с выхода элемента И 13, первого, второго , и четвертого разр дов делител частоты 14 поступают серии импульсов 8-4-2-1. Таким образом, элементы И 6 второй группы совместно с элементом И 13 и делителем частоты 14 позвол ют осуществить преобразование потенциального двоично-дес тичного кода на выходах щифратора 5 в унитарный (числоимпульсный ) код, который с выходов элементов И 6 поступает через соответствующие элементы ИЛИ 8 на входы декадных счетчиков 9 единиц I, дес тков II, сотен III, тыс ч IV и т.д. Так, двоично-дес тичный код 0000 0101 0001 0010 за цикл преобразовани преобразуетс через элементы И 6 группы в серии импульсов 0000 0401 0001 0020, которые объедин ютс элементами ИЛИ 8 второй группы дл соответствующих тетрад и с выхода последних поступают на вход декадных счетчиков 9 соответственно единиц I два импульса, дес тков II один импульс, сотен III п ть импульсов, тыс ч IV ноль импульсов и т.д. . В процессе поразр дного спроса регистра двоичного кода 1 происходит накопление эквивалентных двоично-дес тичных кодов в декадных счетчиках 9. В результате на выходах декада«ых счетчиков 9 по вл ютс импульсы переполнени (переноса). Дл исключени совпадени импульсов переноса с импульсами унитарного кода примен ютс ключи 10, которые запоминают импульсы переноса, пришедшие на входы 15 записи ключей 10 с соответствующих выходов декадных счетчиков 9 до окончани периода преобразовани опрашиваемого разр да регистра двоичного кода i. Каждый дес тичный тактовый импульс ТИ, поступающий с выхода дел тел частоты 14 через элемент ИЛИ 11 на управл ющие входы 16 ключей 10, переписывает импульсы переноси с выходов 17 ключей 10 через соответствующие элементы ИЛИ 8 группы, на входы следующих декадных счетчиков 9. При возникновение сквозного переноса (пере нос через два и более декадных .счетчиков 9) он запоминаетс в следующем ключе Ш в промежутке времени между окончанием дес того тактового импульса ТИ насто щего периода преобразовани и первым тактовым и fflyльcoм следующего периода преобразовани . Таким образом , сквозной перенос последовательно проходит (с периодом в дес ть тактовых импульсов ) электронные ключи 10 в процессе преобра зовани двоишого кода в двоично-дес тичный. После опроса всех разр дов регистра двоичного кода 1 необходимо осуществить коррекцию полученного результата в декадных счетчиках 9, в которых могут быть не учтены импульсы пе реносов, наход щиес в ключах 10. Коррекци результата в декадных счетчиках 9 происходит при последовательном сдвиге логической единицы в дополнительные разр ды сдвигового регистра опроса 3 (на чертеже представлен один дополнительный разр д и соответственно один дополнительный элемент И первой группы, так как число декадных счетчиков 9 меньще дес ти). Сигнал разрешени коррекции с выхода соответствующего дополнительного разр да регистра опроса 3 поступает на соответств)ющий дополнительный элемент И первой группы, что позвол ет тактовым импульсам ТИ с входа 12 преобразовател через дополнительный элемент И 4, элемент ИЛИ 11 поступать на зшравл ющие входы 16 ключей 10. Происходит считывание или сдвиг импульсов переноса в ключах 10. Так как максимальное число сквозных переносов определ етс числом декадных счетчиков 9 без единицы (последний декадный счетшк 9 не генерирует импульс переноса), то дл осуществлени коррекщш результата в декадных счетчиках 9 едишщ I, дес тков И, сотен 111, тыс ч IV дл схемы преобразовател необходимо три дополнительных тактовых импульса ТИ. Остальные семь .импульсов ТИ вл ютс избыточными. Элемент ИЛИ 11 позвол ет объединить выходы дополнительных элементов И 4 к выход делител частоты 14 дл дев того тактового импульса ТИ. В таблице представлен пример преобразовани двоичного кода 1001110001101 в двоично-дес тичный 0101 0000 0000 0101. В цел х нагл дности двоично-дес тичный код заменен на дес тичньш , что не вли ет на сущность преобразовани . Дл коррекщп результата в декадт1х счетчиках 9 достаточно двух импульсов ТИ. Остальные восемь импульсов вл ютс избыточными . Цикл преобразовани (один разр д двоичного кода) осуществл етс за дес ть тактовых им пульсов Т№.. Процесс преобразовани двоичного кода в дво ично-дес тичный заканчиваетс после прохождени логической единицы всех (в том числе и дополнительных) разр дов регистра опроса 3. ЛДсключение элементов задержки и введение новых элементов i дополнительных разр дов сдвигового регистра опроса и дополнительных элементов И первой группы, элемента ИЛИ и К-1 ключей, а также их св зей позвол ет при небольших аппаратурных затратах (около 1,5- 2% от общего объема устройства), значительно повысить быстродействие. Так, например, дл приведенного тринадцати разр дного двоичного кода быстродействие увеличиваетс в шесть раз, дл п тнадцатиразр дного двоичного кода быстродействие увеличитс в дес ть раз и т.д. Таким образом чем выш разр дность преобразуемого двоичного кода, тем выше эффективность предложенного технического решени . Это позволит расширить возможности применени преобразовател в различ ных цифровых системах автоматики, цифровой техники. Формула и. зобретени Преобразователь двоичного кода в двоичнодес тичный , содержащий сдвиговый регистр опроса , регистр двоичного кода, шифратор, элементы И первой группы, первые Ьходы которых соединены с соответствующими выходами регистра двоичного кода, вторые входы - с соответствующими выходами сдвиговогсР регистра опроса, а выходы элементов И первой группы соединены со входами, шифратора, элементы И второй группы, разделенные на К подгрупп, где К - число дес тичных разр дов выходного кода, группу из К элементов ИЛИ, К декадных счетчиков, делитель частоты и элемент И, выход которого соединен со входом делител частоты, первые входь всех элементов И второй группы соединены с содтветствующими выходами шифратора, вторые входы i-тых (i 1-4) элементов И всех подгрупп объединены и соединены с первым, вторым, третьим выходами делител частоты и выходом элемента И соответственно, выходы всех элементов И каждой подгруппы соединены со входами соответствующих элементов ИЛИ группы, выходы которых соединены со входами соответствующих
декадных счетчиков, первый вход элемента И соединен с четвертым выходом делител частоты , а второй вход с тактовым входом преобразовател , выход переполнени делител частоты соединен со входом сдвигового регистpa опроса, отличающийс тем, что, с целью повышени быстродействи , в него введены дополнительные разр ды сдвигового регистра опроса, дополнительные элементы И в первой группе, элемент ИЛИ и (К-1) ключей, первые входы которых соединены с выходом элемента ИЛИ, второй вход j-ro ключа j 1-(К-1) соединен с выходом j-ro декадного счетчика, а выход j-ro ключа, соединен со входом (J + 1)-го элемента ИЛИ группы, выходы дополнительных разр дов сдвигового регистра опроса соединены с первыми входами соответствующих дополнительных элементов И первой группы, вторые входы которых соединены с тактовым входом преобразовател , а выходы дополнительных элементов И первой группы соединены со входами элемента ИЛИ, выход переполнени делител частоты соединен со входом элемента ИЛИ.
Источники информации, прин тые во внимание при экспертизе
1.Авторское свидетельство 1 СССР N 432486, кл. G 06 F 5/00, 1974.
2.Авторское свидетельство СССР по за вке N 2339428/18-24, кл. G 06 F 5/02, 1976.