SU1200428A1 - Преобразователь двоичных кодов в двоично-дес тичные - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНЫХ .кодов в . ДВОИЧНО-ДЕСЯТИЧНЫЕ, содержащий элементы И-НЕ по числу разр дов двоичного кода, шифратор, распределитель импульсов, накапливающий сумматор , блоки коррекции, причем информационные входы преобразовател  соединены с первыми входами соответствующих элементов И-НЕ, входы которых соединены с входами первой группы входов шифратора соответственно., вторые входы элементов И-НЕ, соответствующих тем разр дам двоичного кода числа, двоично-дес тичные эквиваленты которых не имеют единиц в .своих одноименных разр дах, соединены между собой и подключены к соответствующему разр ду группы выходов распределител  импульсов, выходы 1-й группы выходов шифратора () где N - количество дес тичных разр дов числа, соединены с информационными входами 1 -и тетрады накапливающего сумматора, выходы которой соответственно соединены с информационными входами 1 -го блока коррекции и выходами i-и группы выходов преобразовател ,выход каждого блока коррекции соединен с соответствующим входом BTOpoij группы входов шифратора , отличающийс  тем, что, с целью расширени  области устойчивой работы, он содержит RS-триггер, элемент И-НЕ и блок управлени , состо щий из шифратора и двух ЗК-триггеров, причем тактовый вход преобразовател  соединен с синхровходами первого и второго ЗК-триггеров и первьм входом шифратора блока управлени , второй вход которого  вл етс  входом пуска блока управлени  и соединен с управл ющим входом преобразовател , выходы с первого по п тый шифратора блока управлени   вл ютс  соответственно сл выходом начальной установки, выходом разрешени  сложени , выходом разрешени  коррекции, выходом тактировани  сумматора и выходом тактировани , распределител  импульсов блока управлени , выход начальной ycTanoBKjH , блока управлени  соединен с входа- ми начальной установки распредеf лител  импульсов и накапливающего D |а сумматора, выходы разрешени  суммировани  и разрешени  коррекции блока управлени  соединены соответственно Е. с R и 5-входами RS-триггера, инверсХ ) ный выход которого соединен с управл ющим входом распределител  импульсов , выход которого соединен с третьим входом шифратора блока управлени  и  вл етс  входом окончани  опроса блока управлени , вход необходимости коррекции которого,  вл ющийс  четвертым входом шифратора блока управлени , соединен с выходом элемента И-НЕ, входы которого соединены с выходами соответствующих

Description

блоков коррекции, управл ющие вЬсоды которых соединены с пр мьм выходом I S-триггера, выходы тактировани  сумматора и тактировани  распределител  импульсов соединены соответственно с тактовыми входами сумматора и распределител  импульсов, п тый и .шестой входы шифратора блока управ1200428

лени  соединены соответственно с пр мыми выходами первого и второго ЗК-триггеров, 3 -входы которых соединены с первым и вторым- вьпсодами шифратора блока управлени , п тый и шестой выходы которого соединены соответственно с R-входами первого и второго ЗК-триггеров.

Изобретение относитс  к области автоматики и вычислительной -техники и может быть использовано при построении устройств обработки числовой информации.

Целью изобретени   вл етс  расширение области устойчивой работы.

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 функциональна  схема блока управлени  .

Преобразователь содержит элементы И-НЕ 1, шифратор 2, распределитель 3 импульсов, накапливающий сумматор 4, блоки 5 коррекции, информационные входы 6 преобразовател , выходы 7 преобразовател , блок 8 управлени , 85 -триггер 9,

,2 2Г2М,2 2-Ч,2/, ,Г2 2 ,, , 2, 12 2 , ,1:2 .

Шифратор 2 предназначен дл  формировани  двоично-дес тичных эквивалентов опрашиваемых разр дов двоичного кода числа и кодов коррекции

-содержимого  чеек накапливающего сумматора 4.

Распределитель 3 импульсов предназначен дл  формировани  импульсов опроса групп разр дов двоичного кода и может быть реализован, например , на сдвиговом регистре, имеющем входы параллельной записи исходного числа, и элементах И.

Накапливающий сумматор предназначен дл  суммировани  двоично-дес тичных эквивалентов, формируемых шифратором 2, и запоминани  их сумм Он состоит из отдельных  чеек (тетрад ) 4, кажда  из которых содержит четырехразр дный комбинационный сумэлемент И-НЕ 10, тактовый вход II, управл ющий вход 12 преобразовател , выходы 13-17 блока управлени .

Элементы И-НЕ 1 предназначены дл  передачи потенциалов с информационных входов 6 на соответствующие входы первой группы входов шифратора 2 в инверсной форме. Элементы И-НЕ 1 разбиты на группы таким образом , что в одну группу попали элементы, соответствующие тем разр дам двоичного кода числа, двоичнодес тичные эквиваленты которых не имеют единиц в своих одноименных, разр дах.. Дл  шестнадцатиразр дного двоичного числа такое разбиение может быть осуществлено, например, -.следующим образом

матор и п тиразр дный статический регистр, реализованный на триггерах с внутренней задержкой информации. Блоки 5 коррекции предназначены дл  коррекции сумм в  чейках накапливающего сумматора 4 и представл ют собой комбинационные схемы, кажда  из которьлх реализует логическую функцию ,,.

(1ГР.5,УР,),

iffle К - сигнал на выходе (|-го блока

коррекции;

, - выход переноса из 1-го дес тичного разр да;

Sjg,, выходы 2, 2, 2 i-ro дес тичного разр да;

Q - значение сигнала на пр мом выходе триггера 9.

Блок 8 управлени  фиг. 2) предназначен дл  организации взаимосв з между отдельными блоками устройства с целью осуществлени  требуемого преобразовани  и содержит шифратор выполненный на программируемой логической матрице (ПЛМ) (6,6,10), и два ЗК-триггера. Программирование ПЛМ осуществл етс  в соответствии с табл. 1. Применение ПЛМ позвол ет сократить количество используемых корпусов, а применение ЗК-триггеров - количество выходов из ПЛМ.

R5-триггер 9 предназначен дл 

управлени  подачей сигналов во времени на шифратор 2 либо с информационных входов в устройства, либо с блоков 5 коррекции.

Элемент И-НЕ 10 формирует дл  блока 8 управлени  сигнал Необходима коррекци  результата в накапливающем сумматоре.

Преобразователь работает следующим образом.

В исходном положении преобразовател  блок 8 управлени  находитс  в начальном состо нии, т.е. -Qf, 0, где Q, и Qg состо ни  соответственно первого и второго ЗК-триггеров блока управлени . На вход 11 поступают .тактовые импульсы а на входе 12 присутствует низкий потенциал, которьй подаетс  на второй вход блока управлени , что обеспечивает подтверждение начального, состо ни  блока управлени . В  чейках 4 накапливающего сумматора хранитс  результат предьщущего преобразовани . Распределитель 3 импульсов и .триггер 9 могут иметь произвольное состо ние.

Преобразование осуществл етс  следующим образом.

На информационные входы 6 устройства подаютс  соответствующие двоичному коду числа потенциалы, которые подаютс  на первые входы элементов И-НЕ 1. Затем на вход 12 подаетс  сигнал Пуск. С приходом первого после подачи сигнала Пуск тактового импульса на выходе 13 блока 8 управлени  формируетс  импульс Начальна  установка преобразовател , равный по длительности тактовому. Этот импульс подаетс  на входы начальной установки распределител  3 импульсов и  чеек 4

2004284

накапл1шающего сумматора. При этом в регистр, распределител  импульсов записываетс  число 10000000, а  чейки накапливающего сумматора обнул ютс . По окончанию данного тактового импульса блок управлени  переходит из начального состо ни  в рабочее состо ние (р,).

Обработка каждой группы разр дов

0 двоичного.кода числа осуществл етс  за два такта. В одном такте к накопленной в  чейках 4 сумме двоично-дес тичных эквивалентов добавл ютс  новые, а в другом такте кор15 ректируетс  полученна  сумма.

Добавление двоично-дес тичных эквивалентов происходит следующим. образом. С приходом тактового импульса на выходах 14 и 16 блока В

20 управлени  формируютс  импульсы, равные по длительности тактовому, импульс с выхода 14 блока управлени  поступает на вход RS-триггера 9 и переводит его в нулевое состо ние.

25 Низкий потенциал с пр мого выхода триггера поступает на управл  ощие входы блоков 5 коррекции и формиру-. ет на их выходах высокие потенциалы, которые подаютс  на входы второй :группы входов шифратора 2. Высокий потенциал с инверсного выхода триггера поступает на управл ющий вход распределител  3 импульсов, что при . водит к формированию на его выходе, который соответствует номеру опрашиваемой группы разр дов двоичного кода, высокого потенциала. Этот высокий потенциал разрешает прохождение сигналов с входов 6 преобразовател  через элементы И-НЕ 1 на входы

первой группы входов шифратора. На выходах шифратора формируетс  двоичный код, равный сумме двоично-дес тичных эквивалентов опрашиваемых . разр дов, который подаетс  на инфор-

мационные входы  чеек 4 накапливающего сумматора. По заднему фронту импульса, который формируетс  на выходе 16 блока управлени , полученный двоичный код добавл етс  к содержимому накапливающему сумматору. По окончанию данного тактового импульса блок управлени  переходит в состо ние Q,, при котором возникает коррекци  полученной суммы.

55 В следующем такте происходит коррекци  накопленной суммы в  чейках 4 сумматора. С приходом тактового импульса на выходах 15-17 блока 8 управлени  формируютс  импульсы,равны , по длительности тактовому. Импульс с выхода 15 блока 8 управлени  пере водит триггер 9 в единичное состо ние . Низкий потенциал с инверсного выхода триггера поступает на управл ющий вход распределител  3 импуль сов и формирует на его выходах низк потенциалы, которые поступают на первые входы элементов И-НЕ 1, что приводит к формированию высоких потенциалов на выходах первой группы входов шифратора 2. Высокий поте циал с пр мого выхода триггера пост пает на управл ющие входы блоков 5 коррекции. При этом на выходах блоков коррекции тех дес тичных разр дов , в которых получены большие дев ти числа, формируютс  низкие потенциалы , которые подаютс  на соотвётствующие входы второй группы вхо дов шифратора. При этом на вЕлходах соответствующих групп выходов шифра тора формируютс  коды ОНО, а на выходах групп выходов шифратора с Номерами на единицу больших тех, в которых произошло переполнение, формируютс  коды 0001. Эти коды подаютс  на информационные входы  чеек 4 накапливающего сумматора. По заднему фронту импульса, который формируетс  на выходе 16 блока управлени , сформированные коды добав л ютс  к накопленной сумме в  чейках 4 сумматора. По заднему фронту импульса, сфор мированного на выходе 17 блока 8 управлени , содержимое регистра распределител  3 импульсов сдвигает с  на один разр д вправо. Блок 8 управлени  переходит в состо ние Q , , а преобразователь начинает опрос следующей группы разр дов двоичного числа. После опроса всех групп разр дов двоичного числа на выходе распреде0000

Исходное0000 состо ние

0001

Сложение0000 0001

Результат0000

Коррек0000

0000 ци 

лител  3 импульсов, который соединен с третьим входом блока 8 управлени , формируетс  высокий потенциал . При этом блок 8 управлени  переходит к анализу необходимости коррекции хот  бы в одном дес тичном разр де. Если необходимость в коррекции есть, т.е. на выходах соответствующих блоков 6 коррекций формируютс  низкие потенциалы, то на выходе элемента И-НЕ 10 формируетс  высокий потенциал, который подаетс  на вход блока управлени . Коррекци  осуществл етс  описанным способом. Если нет необходимости в коррекции, то на выходе элемента И-НЕ 10 формируетс  низкий потенциал . При этом блок управлени  по заднему фронту очередного тактового импульса возвращаетс  в исходное состо ние, сигнализиру  тем самый окончание преобразовани . Пример преобразовани  двоичного кода предлагаемым устройством приведен в табл. 2, Применение синхронного накапливающего сумматора повышает функциональную надежность устройства, поскольку запись новой информации в него происходит по одному из фронтов тактовых импульсов. Т а б л и ц а 1 х, x,|x,f X Jy, У215. 1 I X X о X 1 i X о X 1 о . 1 . .. 1 . . 1 XI о 1 о . . . . . 1 1X1 1 10. .1 1 . 1 X X X X 1 . . 1 11 Iт а б л и ц а 2

Результат

Сложение

Результат

Коррекци 

Результат

Сложение .

Результат

Коррекци 

Резул&тат

Сложение

Результат Коррекци 

Результат

Коррекци 

Результат

Коррекци .

Результат

Окончательный результат

00110

2 0

0000

00110

0000

00110

0000

00110

0000

00110

11 10

10100

оно

11010

оно

00000

0000

00000

0000

иг. /

. Z

Claims (1)

1. Авторское свидетельство СССР № 779999, кл. G 06 F 5/02, 1978. . ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНЫХ .'КОДОВ В ДВОИЧНО-ДЕСЯТИЧНЫЕ, содержащий элементы И-НЕ по числу разрядов двоичного кода, шифратор, распределитель импульсов, накапливающий сумматор, блоки коррекции, причем информационные входы преобразователя соединены с первыми входами соответствующих элементов И-НЕ, входы которых соединены с входами первой группы входов шифратора соответственно^, вторые входы элементов И-НЕ, соответствующих тем разрядам двоичного кода числа, двоично-десятичные эквиваленты которых не имеют единиц в своих одноименных разрядах, соединены между собой и подключены к соот+ ветствующему разряду группы выходов распределителя импульсов, выходы i-й группы выходов шифратора (IsiέΝ) где N - количество десятичных разрядов числа, соединены с информационными входами 5 -й тетрады накапливающего сумматора, выходы которой соответственно соединены с информационными входами 1 -го блока коррекции и выходами ί-й группы выходов преобразователя,выход каждого блока коррекции соединен с соответствующим входом второй группы входов шифратора, отличающийся тем, что, с целью расширения области устойчивой работы, он содержит RS-триггер, элемент И-НЕ и блок управления, состоящий из шифратора й двух 3К-триггеров, причем тактовый вход преобразователя соединен с синхровходами первого и второго ЗК-триггеров и первым входом шифратора блока управления, второй вход которого является входом пуска бло ка управления и соединен с управляю щим входом преобразователя, выходы с первого по пятый шифратора блока управления являются соответственно выходом начальной установки, выходом разрешения сложения, выходом разрешения коррекции, выходом тактирования сумматора и выходом тактирования, распределителя импульсов блока уп- равления, выход начальной установки блока управления соединен с входами начальной установки распределителя импульсов и накапливающего сумматора, выходы разрешения суммирования и разрешения коррекции блока управления соединены соответственно с R и 5-входами RS-триггера, инверсный выход которого соединен с управ кэ о о

   ND эо ляющим входом распределителя импульсов, выход которого соединен с третьим входом шифратора блока управления и является входом окончания опроса блока управления, вход’ необ ходимости коррекции которого, являющийся четвертым входом шифратора блока управления, соединен с выходом элемента И-НЕ, входы которого соединены с выходами соответствующих >

   блоков коррекции, управляющие в“ходы которых соединены с прямым выходом ^-триггера, выходы тактирования сумматора и тактирования распределителя импульсов соединены соответственно с тактовыми входами сумматора и распределителя импульсов, пятый и шестой входы шифратора блока управ ления соединены соответственно с прямыми выходами первого и второго ЗК-триггеров, 3 -входы которых соединены с первым и вторым· выходами шифратора блока управления, пятый и шестой выходы которого соединены соответственно с R-входами первого и второго ЗК-триггеров.