RU1784963C - Преобразователь кода Гре в параллельный двоичный код - Google Patents

Abstract

Изобретение относитс  к устройствам автоматики и вычислительной техники. Цель изобретени  - повышение достоверности и быстродействи  преобразовател . Преобразователь содержит регистр 1 с разр дами 2-5, двухразр дный счетчик 6. дешифратор 7, триггер 8, элементы И 9-13, элемент И- ИЛИ 14-17. элементы ИЛИ 18,19, элементы задержки 20-22. 1 ил.

Description

Г77

7

28

23

Изобретение относитс  к устройствам автоматике и вычислительной техники, а бо- лее конкретно - к преобразовател м кодов, и может быть использовано, например, в преобразовател х перемещение-код по- движных звеньев роботов.

Известен преобразователь кода Гре  в параллельный двоичный код 1, содержа- щий регистр, триггер, информационные и управл ющие элементы И, элемент задерж- ки и распределитель импульсов. Импульсы кода Гре , поступающего младшими разр дами вперед, подаютс  на счетный вход триггера, определ ющего четность данного кода. При этом в регистр записываетс  на- чальное состо ние триггера, а также состо ние триггера, вызванные поступлением на его счетный вход импульсов, определ ющих младшие разр ды кода Гре . После поступлени  на счетный вход импульса старшего разр да кода Гре  с одного из выходов распределител  подаетс  последний импульс Если в момент его подачи триггер находитс  в единичном состо нии, то на выходе управл ющего элемента И возникает импульс, по- ступающий одновременно на счетные входы всех триггеров регистра, инвертиру  их состо ни . Если же триггер-находитс  в О, инвертирование содержимого регистра не происходит

Особенностью работы данного устройства  вл етс  то, что исходное состо ние триггера безразлично, а перед преобразованием происходит (за один такт) установка младшего разр да регистра в то же состо - ние, что и у триггера.

Недостаток данного устройства заключаетс  в его низком быстродействии. Дл  преобразовани  m чисел, каждый из которых представл ет в n-разр дном коде Гре , требуетс  не менее m(n+3) тактов (с учетом такта выдачи информации с регистра).

Известен преобразователь кода Гре  в параллельный двоичный код 2, содержащий регистр, триггер, информационные и управл ющие элементы И, элемент задержки и распределитель импульсов. Особенностью схемы данного устройства  вл етс  то, что установочный вход триггера и установочные входы всех разр дов регистра, включа  установочный вход его младшего разр да, соединены вместе и подключены к соответствующему выходу распределител  импульсов. В итоге перед преобразованием каждого очередного числа в коде Гре  про- изводитс  установка триггера и всех разр дов регистра, включа  его младший разр д, в исходное состо ние О.

Недостатком данного устройства  вл етс  также его низкое быстродействие, Дл 

преобразовани  m чисел, каждый из которых представлен в n-разр дном коде Гре , требуетс  m(n+1)тактов

Наиболее близким изобретением к предлагаемому по технической сущности и схемному решению  вл етс  преобразователь кода Гре  в параллельный двоичный код, описанный в 3. Такой преобразователь ,, выбранный в качестве прототипа, содержит счетчик, выходы разр дов которого соединены с соответствующими информационными входами дешифратора, триггер, пр мой выход которого соединен с первыми входами информационных элементов И и первого управл ющего элемента И, выход которого через первый элемент задержки соединен с информационным входом младшего разр да регистра и первым входом первого элемента ИЛИ, второй вход которого объединен с установочным входом младшего разр да регистра, выход первого элемента ИЛИ соединен с установочными входами всех разр дов регистра, кроме младшего, выходы информационных элементов И соединены с информационными входами соответствующих разр дов регистра , кроме младшего, инверсный выход триггера соединен с первым входом второго управл ющего элемента И, выход которого соединен с входом второго элемента задержки , выход которого подключен к первому входу второго элемента ИЛИ, выход которого соединен со вторым входом первого элемента ИЛИ, пр мые и инверсные выходы разр дов регистра подключены к одним из сходов элементов И соответственно первой и второй групп, выходы которых соединены с первыми и вторыми входами соответствующих элементов ИЛИ, выходы которых  вл ютс  выходами преобразовател , другие входы элементов И первой и второй групп подключены к выходам соответствующих управл ющих элементов И, а третьи входы указанных элементов И подключены к выходу блокирующего триггера, установочный вход которого подключен к установочному входу преобразовател , разрешающие элементы И, первые входы которых подключены к соответствующим выходам дешифратора, вторые входы - к выходу третьего элемента ИЛИ. а выходы соединены со вторыми входами соответствующих информационных и управл ющих элементов И, и блокирующий элемент И, первый и второй входы и выход которого подключены соответственно к тактовому входу преобразовател , пр мому выходу блокирующего триггера и первому входу третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с тактовым входом

преобразовател  и входом третьего элемента задержки, выход которого подключен к счетному входу счетчика и информационному входу блокирующего триггера, при этом вход и выход четвертого элемента задержки подключены соответственно к информационному входу преобразовател  и счетному входу триггера.

Алгоритм преобразовани  кодов, реализованный в данном устройстве, требует предварительной установки младшего разр да регистра в то же состо ние, что и со- сто ние триггера. В процессе такой установки, дл  предотвращени  несанкционированной выдачи кода на выход устройства , осуществл етс  блокировка элементов И первой и второй групп. А это требует, в свою очередь, посто нной поддержки в процессе преобразовани  кодов высокого потенциала на п тых и шестых входах этих элементов И. Очевидно, что незначительные сбои в работе блокирующего триггера, блокирующего элемента И и третьего элемента задержки могут приводить к нестабильной работе элементов И первой и второй групп. Это, в конечном счете, снижает устойчивость в работе преобразовател , а следовательно, надежность (достоверность ) преобразовани  кодов.

Цель изобретени  - повышение достоверности и быстродействи  преобразовател .

Цель достигаетс  преобразователем кода Гре  в параллельный двоичный код, содержащий счетчик, выходы разр дов которого соединены с соответствующими информационными входами дешифратора, триггер, пр мой выход которого соединен с первыми входами информационных элементов И и первогоуправл ющего элемента И, выход которого через первый элемент задержки соединен с информационным входом младшего разр да регистра, выход первого элемента ИЛИ соединен с установочными входами всех разр дов регистра, кроме младшего, выходы информационных элементов И соединены с информационными входами соответствующих разр дов регистра , кроме младшего, инверсный выход триггера соединен с первым входом второго управл ющего элемента И, выход которого соединен с входом второго элемента задержки , второй элемент ИЛИ и третий элемент задержки, который отличаетс  от известного тем, что в него введены элементы И-ИЛИ. выходы которых  вл ютс  выходами преобразовател , пр мые и инверсные выходы разр дов регистра соединены соответственно с первыми и вторыми входами соответствующих элементов И-ИЛИ, третьи и

четвертые входы которых подключены к выходам соответственно первого и второго управл ющих элементов И, первые выходы дешифратора соединены с вторыми входами соответствующих информационных элементов И, второй выход дешифратора соединен с вторыми входами управл ющих элементов И, выход второго элемента за- держки соединен с первым входом второго

0 элемента ИЛИ, выход которого соединен с вторым входом первого элемента ИЛИ, выход третьего элемента задержки и счетный вход счетчика объединены и  вл ютс  тактовым входом преобразовател , второй

5 вход второго элемента ИЛИ и установочные входы триггера и счетчика объединены и  вл ютс  установочным входом преобразовател .

Основными признаками, отличающими

0 за вл емое устройство от прототипа,  вл ютс :

1.Подключение установочных входов триггера и младшего разр да регистра (через второй элемент ИЛИ) к установочному

5 входу преобразовател .

2.Подключение счетного входа триггера непосредственно к информационному входу преобразовател .

3.Изменение схемы подключени  вто- 0 рого и третьего элементов задержки.

А. Введение в схему элементов И-ИЛИ. Наличие указанных признаког в за вл емом устройстве обеспечивает ei о соответствие критерию новизна.

5 Сравнение за вл емого устройства не только с прототипом, но и с другими техническими решени ми в данной и смежных област х техники показало, что подключение установочных входов суммирующего

0 триггера и младшего разр да регистра к установочному входу распределител  в устройстве 2 требует дополнительного такта установки перед преобразованием каждого очередного кода Гре , т.е. приводит к сни5 жению скорости преобразовани  кодов. Аналогична  св зь в за вл емом устройстве позвол ет избежать этого недостатка и, кроме того, повысить достоверность преобразовани .

0

Из вышесказанного следует, что за вл емое техническое решение  вл етс  новым и обуславливает соответствие его существенных признаков критерию существен5 ные отличи .

Сущность изобретени  заключаетс  в. 1. Предварительной установке перед . началом преобразовани  суммирующего триггера и младшего разр да регистра в одно и то же состо ние О.

2. Смещении всего процесса преобразовани  кодов в за вл емом устройстве примерно на полтакта Если в схеме прототипа разр ды кода Гре  на вход суммирующего триггера подаютс  в промежутках между тактовыми импульсами, то в за вл емом устройстве они подаютс  одновременно с этими импульсами.

Наличие этих особенностей позвол ет достичь указанного положительного эффекта .

Структурна  схема преобразовател  кода Гре  в параллельный двоичный код. выполненна  согласно данному изобретению, приведена на чертеже.

Устройство соде ржит триггер 1 с разр дами 2-5, двухразр дный счетчик б, дешифратор 7, триггер 8, первый 9 и второй 10 управл ющие элементы И, информационные элементы 11-13 И. элементы 14-17 И- ИЛИ, первый 18 и второй 19 элементы ИЛИ и первый 20, второй 21 и трет ий 22 элементы задержки.

Первые входы информационных элементов 11-13 И подключены к пр мому выходу триггера. 8, а выходы соединены с соответствующими информационными входами старших разр дов 3-5 регистра 1, пр мые и инверсные выходы разр дов 2-5 которого подключены соответственно к первым и вторым входам элементов 14-17 И- ИЛИ, выходы которых  вл ютс  выходами 23-26 преобразовател . Установочный и счетный входы триггера 8 подключены соответственно к установочному 27 и информационному 28 входам преобразовател , а пр мой и инверсный выходы триггера 8 соединены с первыми входами соответственно первого 9 и второго 10 управл ющих элементов И, выходы которых подключены соответственно к третьим и четвертым входам элементов 14-17 И-ИЛИ. Вход установки О и счетный вход счетчика б подключены соответственно к установочному 27 и тактовому 29 входам преобразовател , а разр дные выходы счетчика 6 соединены с соответствующими информационными входами дешифратора 7, один из входов которого подключен ко вторым входам первого 9 и второго 10 управл ющих элементов И, а остальные выходы дешифратора 7 соединены со вторыми входами соответствующих информационных элементов 11-13 И. Первый и второй входы первого элемента 18 ИЛИ подключены соответственно к информационному и установочному входам младшего разр да 2. а выход соеди- н,ен с установочными входами остальных разр дов 3-5 регистра 1. Входы первого 20 и второго 21 элементов задержки подключены к выходам соответственно первого 9 и второго 10 управл ющих элементов И, а выходы первого 20 и второго 21 элементов задержки соединены с первыми входами соответственно первого 18 и второго 19 элементов ИЛИ, причем второй вход и выход второго элемента 19 ИЛИ подключены соответственно к установочному входу 27 преоб- разовател  и установочному входу

0 младшего разр да 2 регистра 1, а вход и выход третьего элемента 22 задержки соединены соответственно с тактовым входом 29 преобразовател  и тактовым входом дешифратору 7.

5 Согласно выполн емым функци м каждый из элементов 14-17 это элемент 2-2И- ИЛИ.

Устройство работает следующим образом

0 Пусть требуетс  преобразовать коды Гре  1101 и 1011, поступающие на информационный вход 28 преобразовател  последовательно младшими разр дами вперед. Перед началом преобразовани  с внеш5 него по отношению к данному преобразователю устройства (на чертеже не показан) на установочный вход 27 подаетс  импульс установки преобразовател  в исходное состо ние . По этому импульсу счетчик 6, триггер

0 8, з также разр ды 2-5 регистра устанавливаютс  в состо ние О.

В следующий момент времени с внешнего устройства на вход 29 преобразовател  подаетс  тактовый импульс. Одновременно

5 с ним на вход 28 преобразовател  поступает сигнал первого (младшего) разр да кода Гре , равный в данном случае 1. В результате этого в счетчик 6 записываетс  1, а триггер 8 переходит в единичное состо ние.

0 Задержанный на врем  записи информации в счетчик 6 и триггер 8 импульс проходит на выход элемента 22 и поступает на тактовый вход дешифратора 7. В результате этого, так к-ак в счегчике 6 записана 1, формируетс 

5 импульс на единичном выходе дешифратора 7, проход щий через подготовленный триггером 8 элемент 11 И на информационный вход разр да 3 регистра 1, записыва  в него 1.

0 Второй тактовый импульс аналогичным образом поступает через вход 29 преобразовател  на счетный вход счетчика б и на вход элемента 22 задержки, Одновременно с ним на вход 28 преобразовател  поступает

5 сигнал второго разр да кода Гре . Но так как он равен О, состо ние триггера 8 не мен етс  и он сохран ет свое значение 1. Одновременно импульс на счетном входе счетчика 6 записывает в него вторую 1. Задержанный импульс с выхода элемента

22 поступает на дешифратор 7. Сформированный на его втором выходе импульс через элемент 12 И записывает 1 в разр д 4 регистра 1.

Третий тактовый импульс аналогично указанному выше поступает на счетный вход счетчика 6 и на вход элемента 22 задержки . Одновременно с ним на счетный вход триггера 8 поступает сигнал третьего разр да кода Гре , равный 1. В результате в счетчик 6 записываетс  треть  1, а триггер 8 перебрасываетс  в противоположное состо ние (состо ние О). Задержанный импульс с выхода элемента 22 формирует на третьем выходе дешифратора 7 импульс. Однако, так как триггер 8 находитс  в О, элемент 13 И не подготовлен и разр д 5 регистра 1 сохран ет исходное состо ние О.

Четвертый тактовый импульс возвраща- ет счетчик 6 в исходное состо ние О, а четвертый (старший) разр д кода Гре , равный 1, переводит триггер 8 в 1. Задержанный импульс с выхода элемента 22 формирует на нулевом выходе дешифра- тора 7 импульс проход щий через подготовленный элемент 9 И на третьи входы элементов 14-17И-ИЛИ и на вход элемента 20 задержки. В результате этого на информационные выходы 23-26 преобразовател  считываетс  параллельный двоичный код 1001, соответствующий обратному коду чис- ла, сформированному в регистре 1.

Импульс, задержанный на элементе20, на врем  считывани  информации с разр - дов 2-5, поступает на установочные входы разр дов 3-5 и на информационный вход разр да регистра 1. Тем самым обеспечиваетс  установка в исходное состо ние О его разр дов 3-5 и передача и запоминание ис- ходного состо ни  1 триггера 8 в младшем разр де регистра 1 перед преобразованием следующего кода Гре .

П тый тактовый импульс аналогично указанному выше поступает на счетный вход счетчика 6 и на вход элемента 22 задержки . Одновременно на счетный вход триггера 8 поступает первый разр д следующего кода Гре , равный 1. В результате в счетчик 6 записываетс  1, а триггер 8 перехо- дит в состо ние О. Задержанный импульс с выхода элемента 22 задержки формирует на третьем выходе дешифратора 7 импульс , проход щий через элемент 13 И и записывающий 1 в разр д 5 регистра 1.

Восьмой тактовый импульс возвращает счетчик 6 в исходное состо ние О, а четвертый (старший) разр д кода Гре , равный 1, переводит триггер 8 в состо ние О. Задержанный импульс с выхода элемента

22 формирует на нулевом выходе дешифратора 7 импульс, проход щий через подготовленный элемент 10 И на четвертые входы элементов 14-17 И-ИЛИ и на вход элемента 21 задержки. В результате этого на информационные выходы 23-26 преобразовател  считываетс  параллельный двоичный код 1101, соответствующий пр мому коду числа, сформированному в регистре 1.

По завершении такого процесса импульс , задержанный на элементе 21. поступает на установочные входы разр дов 2-5 регистра 1. Тем самым обеспечиваетс  подготовка устройства к преобразованию следующего кода Гре , а именно:

1.Установка разр дов 3-5 регистра 1 в исходное положение О.

2.Установка разр да 2 регистра. 1 в состо ние , соответствующее состо нию триггера 8.

Таким образом, дл  преобразовани  двух четырехразр дных чисел в предлагаемом устройстве требуетс  тактов. В общем случае дл  преобразовани  m чисел, представленных каждый в n-разр дном коде Гре  требуетс  всего m n тактов. В схеме прототипа дл  этого требуетс  (m-n+1) так- TOD. Повышение быстродействи  достигнуто благодар  отсутствию в предлагаемом устройстве специального такта передачи суммирующего триггера в младший разр д накапливающего регистра перед началом преобразовани  А это, в свою очередь, не требует организации специального сигнала блокировки элементов И-ИЛИ, а, следовательно , блокирующего триггера и блокирую щего элемента И. поддерживающих на п тых и шестых входах элементов И первой и второй групп прототипа -определенный уровень напр жени  в процессе преобразовани  кодов Отсутствие необходимости блокировки в предлагаемом устройстве способствует повышению достоверности преобразовани  кодов.

Claims (1)

1. Формула изобретени  Преобразователь кода Гре  в парал; лельный двоичный код, содержащий счетчик , выходы разр дов которого соединены с соответствующими информационными входами дешифратора, триггер, пр мой выход которого соединен с первыми входами информационных элементов И и первого управл ющего элемента И, выход которого через первый элемент задержки соединен с информационным входом младшего разр да регистра и первым входом первого элемента ИЛИ, второй вход которого объединен с установочным входом младшего разр да регистра, выход первого элемента ИЛИ соединен с установочными входами

   всех разр дов регистра, кроме младшего, выходы информационных элементов И соединены с информационными входами соответствующих разр дов регистра, кроме младшего, инверсный выход триггера соединен с первым входом второго управл ющего элемента И, выход которого соединен с входом второго элемента задержки, второй элемент ИЛИ и третий элемент задержки , отличающийс  тем, что, с целью повышени  достоверности и быстродействи  преобразовател , в него введены элементы И-ИЛИ, вуходы которых  вл ютс  выходами преобразовател , пр мые и инверсные выходы разр дов регистра соединены соответственно с первыми и вторыми входами соответствующих элементов И-ИЛИ , третьи и четвертые входы которых подключены к выходам соответственно первого и второго управл ющих элементов И, первые выходы дешифратора соединены с- вторыми входами соответствующих информационных элементов И, второй выход дешифратора соединен с вторыми входами управл ющих элементов И, выход второго элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом первого элемента

   ИЛИ, выход третьего элемента задержки соединен с тактовым входом дешифратора, вход третьего элемента задержки и счетный вход счетчика объединены и  вл ютс  тактовым входом преобразовател , второй вход

   второго элемента ИЛИ и установочные-входы триггера и счетчика объединены и  вл ютс  установочным входом преобразовател , счетный вход триггера  вл етс  информационным входом преобразовател .