[go: up one dir, main page]

RU2626345C1 - Logical calculator - Google Patents

Logical calculator Download PDF

Info

Publication number
RU2626345C1
RU2626345C1 RU2016107582A RU2016107582A RU2626345C1 RU 2626345 C1 RU2626345 C1 RU 2626345C1 RU 2016107582 A RU2016107582 A RU 2016107582A RU 2016107582 A RU2016107582 A RU 2016107582A RU 2626345 C1 RU2626345 C1 RU 2626345C1
Authority
RU
Russia
Prior art keywords
input
output
switch
inputs
multiplexer
Prior art date
Application number
RU2016107582A
Other languages
Russian (ru)
Inventor
Олег Александрович Козелков
Original Assignee
Олег Александрович Козелков
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Олег Александрович Козелков filed Critical Олег Александрович Козелков
Priority to RU2016107582A priority Critical patent/RU2626345C1/en
Application granted granted Critical
Publication of RU2626345C1 publication Critical patent/RU2626345C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/15—Correlation function computation including computation of convolution operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/383—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using magnetic or similar elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

FIELD: physics.
SUBSTANCE: logical calculator contains a control input 1, inputs of the argument values 2, n of the two-input switches 31…3n, outputs 4 and 5, two D-flip-flops 6 and 7, an AND gate 8, two groups of delay elements with n elements in each 91…9n, 101…10n, a front driver 11, setting inputs 12, a HE 13 element, a multiplexer 14, a decay driver 15, an OR 16 element.
EFFECT: simplifying the control by providing the implementation of n simple symmetric Boolean functions that depend on n arguments, by adjusting the implementation of the required symmetric function by feeding the appropriate binary code to the tuning inputs, and expanding the functionality by generating a readiness signal, which allows using a logical calculator in both synchronous and asynchronous circuits.
1 dwg, 1 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известны логические вычислители (см., например, фиг. 1 в описании изобретения к патенту РФ 2282234, кл. G06F 7/57, 2006 г.), который содержит n логических модулей и реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.Logical calculators are known (see, for example, Fig. 1 in the description of the invention to RF patent 2282234, class G06F 7/57, 2006), which contains n logical modules and implements n simple symmetric Boolean functions depending on n arguments - input binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, относится сложное управление, обусловленное тем, что для настройки требуется подача соответствующей импульсной последовательности, а также низкие функциональные возможности.The reason that impedes the achievement of the technical result indicated below when using well-known logical calculators for implementing n simple symmetric Boolean functions depending on n arguments - input binary signals is complicated control, because the setting requires the supply of the corresponding pulse sequence, as well as low functionality.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2324219, кл. G06F 7/57, 2008 г.), который содержит n логических модулей, каждый из которых содержит элемент И, элемент ИЛИ, замыкающий и размыкающий ключи, D-триггер.The closest device of the same purpose to the claimed invention in terms of features is the logic calculator adopted for the prototype (RF patent 2324219, class G06F 7/57, 2008), which contains n logical modules, each of which contains an AND element, an OR element , closing and opening keys, D-trigger.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, относится сложное управление, обусловленное тем, что для настройки требуется подача соответствующей импульсной последовательности, а также низкие функциональные возможности.The reason that impedes the achievement of the technical result indicated below when using well-known logical calculators for implementing n simple symmetric Boolean functions depending on n arguments - input binary signals is complicated control, because the setting requires the supply of the corresponding pulse sequence, as well as low functionality.

Техническим результатом изобретения является упрощение управления за счет обеспечения реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, с помощью настройки на реализацию требуемой симметрической функции путем подачи на настроечные входы соответствующего двоичного кода, а также расширение функциональных возможностей за счет формирования сигнала готовности результата, что позволяет использовать логический вычислитель как в синхронных, так и в асинхронных схемах.The technical result of the invention is to simplify control by ensuring the implementation of n simple symmetric Boolean functions, depending on n arguments - input binary signals, by tuning to implement the desired symmetric function by submitting the corresponding binary code to the tuning inputs, as well as expanding functionality by generating the signal of readiness of the result, which allows the use of a logical computer in both synchronous and asynchronous circuits.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем управляющий вход, выход, входы значений аргументов, элемент И, два D-триггера, элемент ИЛИ, n двухвходовых коммутаторов, каждый из которых имеет два входа, выход, управляющий вход, нормально замкнутый контакт, подключенный к первому входу коммутатора и выходу коммутатора, нормально разомкнутый контакт, подключенный ко второму входу коммутатора и выходу коммутатора, i-ый вход значений аргументов соединен с управляющим входом i-го коммутатора, i=l,…, n, особенность заключается в том, он дополнительно содержит второй выход, две группы элементов задержки по n элементов в каждой, формирователь фронта, настроечные входы, элемент НЕ, мультиплексор, формирователь спада, причем управляющий вход соединен с входом формирователя фронта, через первый элемент задержки первой группы с первым входом первого коммутатора, вторым входом первого коммутатора, входом первого элемента задержки второй группы, выход i-го коммутатора соединен со вторым входом i+1-го коммутатора и через i+1-ый элемент задержки первой группы соединен с первым входом i+1-го коммутатора, i=l…n-1, выход n-го коммутатора соединен с первым входом элемента И, выход формирователя фронта соединен с входами «Сброс» первого и второго D-триггеров, настроечные входы соединены с соответствующими адресными входами мультиплексора, выход мультиплексора соединен через элемент НЕ со вторым входом элемента И и входом формирователя спада, выход элемента И соединен с входами данных и записи первого D-триггера и первым входом элемента ИЛИ, выход первого D-триггера соединен с первым выходом устройства, выход второго D-триггера соединен со вторым выходом устройства, выход i-го элемента задержки второй группы соединен с входом i+1-го элемента задержки второй группы и i-ым информационным входом мультиплексора (i=l…n-l), выход n-го элемента задержки второй группы соединен с n-ым информационным входом мультиплексора, выход детектора спада соединен с вторым входом элемента ИЛИ, выход которого соединен с входами данных и записи второго триггера.The specified technical result during the implementation of the invention is achieved by the fact that in a logical computer containing a control input, output, inputs of argument values, AND element, two D-flip-flops, OR element, n two-input switches, each of which has two inputs, output, control input , a normally closed contact connected to the first input of the switch and the output of the switch, a normally open contact connected to the second input of the switch and the output of the switch, the i-th input of the argument values is connected to the control input the house of the i-th switch, i = l, ..., n, the feature is that it additionally contains a second output, two groups of delay elements of n elements each, a front shaper, tuning inputs, a NOT element, a multiplexer, a fall shaper, and the control input is connected to the input of the front shaper, through the first delay element of the first group with the first input of the first switch, the second input of the first switch, the input of the first delay element of the second group, the output of the i-th switch is connected to the second input of the i + 1-th switch and through s i + 1-st delay element of the first group is connected to the first input of the i + 1-th switch, i = l ... n-1, the output of the n-th switch is connected to the first input of the And element, the output of the front shaper is connected to the “Reset” inputs of the first and second D-flip-flops, the tuning inputs are connected to the corresponding address inputs of the multiplexer, the multiplexer output is connected via the NOT element to the second input of the And element and the input of the falloff driver, the output of the And element is connected to the data and recording inputs of the first D-trigger and the first input of the OR element , output of the first D trigger connected to the first output of the device, the output of the second D-trigger is connected to the second output of the device, the output of the i-th delay element of the second group is connected to the input of the i + 1-th delay element of the second group and the i-th information input of the multiplexer (i = l ... nl ), the output of the nth delay element of the second group is connected to the nth information input of the multiplexer, the output of the decay detector is connected to the second input of the OR element, the output of which is connected to the data and recording inputs of the second trigger.

На чертеже представлена функциональная схема логического вычислителя.The drawing shows a functional diagram of a logical computer.

Логический вычислитель, предназначенный для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержит управляющий вход 1, входы значений аргументов 2, n двухвходовых коммутаторов 31…3n, каждый из которых имеет два входа, выход, управляющий вход, нормально замкнутый контакт, подключенный к первому входу коммутатора и выходу коммутатора, нормально разомкнутый контакт, подключенный ко второму входу коммутатора и выходу коммутатора, i-ый вход значений аргументов 2i соединен с управляющим входом i-го коммутатора 3i, i=l,…,n, выходы 4 и 5, два D-триггера 6 и 7, элемент И 8, две группы элементов задержки по n элементов в каждой 91…9n, 101…10n, формирователь фронта 11, настроечные входы 12, элемент НЕ 13, мультиплексор 14, формирователь спада 15, элемент ИЛИ 16, управляющий вход 1 соединен с входом формирователя фронта 11, через первый элемент задержки первой группы 91 с первым входом первого коммутатора 31, вторым входом первого коммутатора 31, входом первого элемента задержки второй группы 101, выход i-го коммутатора 3i соединен со вторым входом i+1-го коммутатора 3i+1 и через i+1-ый элемент задержки первой группы 9i+1 с первым входом i+1-го коммутатора 3i+1, i=l...n-l, выход n-го коммутатора 3n соединен с первым входом элемента И 8, выход формирователя фронта 11 соединен с входами «Сброс» первого и второго D-триггеров 6 и 7, настроечные входы 12 соединены с соответствующими адресными входами мультиплексора 14, выход мультиплексора 14 соединен через элемент НЕ 13 со вторым входом элемента И 8 и входом формирователя спада 15, выход элемента И 8 соединен с входами данных и записи первого D-триггера 6 и первым входом элемента ИЛИ 16, выход первого D-триггера 6 соединен с первым выходом 4 устройства, выход второго D-триггера 7 соединен со вторым выходом 5 устройства, выход i-го элемента задержки второй группы 10i соединен с входом i+1-го элемента задержки второй группы 10i+1 и i-ым информационным входом мультиплексора 14 (i=l...n-l), выход n-го элемента задержки второй группы 10n соединен с n-ым информационным входом мультиплексора 14, выход детектора спада 15 соединен с вторым входом элемента ИЛИ 16, выход которого соединен с входами данных и записи второго триггера 7.The logic computer designed to implement n simple symmetric Boolean functions depending on n arguments - input binary signals contains a control input 1, inputs of the values of arguments 2, n two-input switches 3 1 ... 3 n , each of which has two inputs, an output that controls inlet, a normally closed contact connected to the first input switch and output switch, a normally open contact connected to the second input switch and output switch, i-th input argument values 2 i connected to the driving input of i-th switch 3 i, i = l, ..., n, outputs 4 and 5, two D-flip-flop 6 and 7, the AND gate 8, the two groups of delay elements of n elements in each 9 1 ... 9 n, on January 10 ... 10 n , driver of front 11, tuning inputs 12, element NOT 13, multiplexer 14, driver of decline 15, element OR 16, control input 1 is connected to the input of driver of front 11, through the first delay element of the first group 9 1 with the first input of the first switch 3 1 , the second input of the first switch 3 1 , the input of the first delay element of the second group 10 1 , the output of the i-th switch 3 i is connected to the second input i + 1 of the 3rd switch 3 i + 1 and through the i + 1st delay element of the first group 9 i + 1 with the first input of the i + 1st switch 3 i + 1 , i = l ... nl, the output of the nth switch 3 n is connected to the first input of element And 8, the output of the front shaper 11 is connected to the inputs "Reset" of the first and second D-flip-flops 6 and 7, the tuning inputs 12 are connected to the corresponding address inputs of the multiplexer 14, the output of the multiplexer 14 is connected through the element 13 to the second the input of the element And 8 and the input of the shaper 15, the output of the element And 8 is connected to the data inputs and records of the first D-trigger 6 and the first input element house 16, the output of the first D-trigger 6 is connected to the first output 4 of the device, the output of the second D-trigger 7 is connected to the second output 5 of the device, the output of the i-th delay element of the second group 10 i is connected to the input of i + 1 delays of the second group 10 i + 1 and the i-th information input of multiplexer 14 (i = l ... nl), the output of the nth delay element of the second group 10 n is connected to the nth information input of multiplexer 14, the output of the decay detector 15 is connected with the second input of the OR element 16, the output of which is connected to the data and recording inputs of the second trigger 7.

Работа логического вычислителя осуществляется следующим образом.The operation of the logical computer is as follows.

При описании работы введены следующие обозначения:When describing the work, the following notation is introduced:

n - количество аргументов (переменных) в симметрической функции;n is the number of arguments (variables) in a symmetric function;

X={X1, Х2, …, Хn} - текущие значения аргументов, Xi∈{0,1}, i=l, …, n;X = {X 1 , X 2 , ..., X n } are the current values of the arguments, X i ∈ {0,1}, i = l, ..., n;

k - количество настроечных входов (поз. 12); k=]log2n[, где]…[означает ближайшее целое, не меньшее, чем выражение в скобках. Например, для n=4 значение k=2, а для n=5 значение k=3.k is the number of tuning inputs (pos. 12); k =] log 2 n [, where] ... [means the nearest integer, not less than the expression in brackets. For example, for n = 4, the value of k = 2, and for n = 5, the value of k = 3.

r - количество аргументов, входящих в конъюнкции в дизъюнктивной нормальной форме симметрической функции. Например, для симметричной булевой функции, для n=5r is the number of arguments included in the conjunction in the disjunctive normal form of the symmetric function. For example, for a symmetric Boolean function, for n = 5

Figure 00000001
Figure 00000001

Figure 00000002
, значение r=3.
Figure 00000002
, the value of r = 3.

Тз - время задержки в элементах задержки 91-9n и 102-10n..T3 is the delay time in the delay elements 9 1 -9 n and 10 2 -10 n ..

Тк - время задержки в коммутаторах 3Tk - delay time in the switches 3

Тмпл - время задержки в мультиплексоре 14,Tmpl - the delay time in the multiplexer 14,

Тне - время задержки в элементе НЕ 13,Tne - delay time in the element NOT 13,

То - время задержки элемента задержки 101,That is the delay time of the delay element 10 1 ,

Тз>То≥nТк+Тмпл+Тне.T3> T n nTk + Tmpl + Tne.

На настроечные входы 12 подается k-разрядный двоичный код десятичного числа h=n-r+l.The k-bit binary decimal number code h = n-r + l is supplied to the tuning inputs 12.

В табл. 1 приведен пример значений сигналов для реализации соответствующих симметрических функций для n=5.In the table. Figure 1 shows an example of signal values for the implementation of the corresponding symmetric functions for n = 5.

Figure 00000003
Figure 00000003

На входы значений аргументов 2 подаются значения, текущие значения аргументов X1, Х2, …, Хn. На управляющий вход 1 подается сигнал «1».The inputs of the values of arguments 2 are supplied with the values, the current values of the arguments X 1 , X 2 , ..., X n . At control input 1, the signal "1".

Формирователь фронта 11 формирует импульс, поступающий на входы R - «Сброс» D-триггеров 6 и 7 и они устанавливаются в состояние «0». С управляющего входа 1 сигнал поступает на первый вход элемента И 8 через время Т8-1, определяемое значениями аргументов:Shaper front 11 generates a pulse arriving at the inputs R - "Reset" D-flip-flops 6 and 7 and they are set to state "0". From the control input 1, the signal is supplied to the first input of the element And 8 after a time T 8-1 , determined by the values of the arguments:

Figure 00000004
Figure 00000004

В зависимости от заданного значения r, после подачи управляющего сигнала 1 на втором входе элемента И 8 в течении времени T9-2 сигнал «1», гдеDepending on the set value of r, after the supply of the control signal 1 at the second input of the element And 8 during the time T 9-2 signal "1", where

Figure 00000005
Figure 00000005

Если T8-1<T8-2, то на выходе элемента И 8 после времени T8-1 формируется сигнал «1», который:If T 8-1 <T 8-2 , then at the output of the element And 8 after the time T 8-1 the signal "1" is formed, which:

- устанавливает первый D-триггер 6 в состояние «1», что свидетельствует о значении симметричной функции для текущих значений аргументов,- sets the first D-trigger 6 to state "1", which indicates the value of the symmetric function for the current values of the arguments,

- проходит через элемент ИЛИ 16 и устанавливает второй D-триггер 7 в состояние «1», что свидетельствует о готовности результата.- passes through the OR element 16 and sets the second D-trigger 7 in the state "1", which indicates the readiness of the result.

Если T8-1>T8-2, то на выходе элемента НЕ 13 устанавливается после времени T8-2 сигнал «0», который не меняет значение первого D-триггера 6, что свидетельствует о значении «0» симметричной функции для текущих значений аргументов. Изменение значения выходного сигнала на выходе элемента НЕ 13 с «1» на «0» фиксирует формирователь спада 15, который формирует сигнал «1», который проходит через элемент ИЛИ 16 и устанавливает второй D-триггер 7 в состояние «1», что свидетельствует о готовности результата.If T 8-1 > T 8-2 , then at the output of the element NOT 13 a signal “0” is set after time T 8-2 , which does not change the value of the first D-trigger 6, which indicates the value “0” of the symmetric function for the current argument values. Changing the value of the output signal at the output of the element NOT 13 from "1" to "0" is fixed by the recession driver 15, which generates a signal "1", which passes through the element OR 16 and sets the second D-trigger 7 to state "1", which indicates about the readiness of the result.

Таким образом, значение сигнала «1» на выходе 5 свидетельствует о готовности результата, а значение сигнала на выходе 4 указывает на его значение.Thus, the value of the signal “1” at the output 5 indicates the readiness of the result, and the value of the signal at the output 4 indicates its value.

Особенностью работы устройства является то, что время готовности результата зависит от значений аргументов X и для большинства значений меньше чем Тз×n. Это может быть использовано в асинхронных схемах. Следовательно, предлагаемое устройство имеет более широкие функциональные возможности, чем прототип. Подача двоичного кода настройки на настроечные входы устройства осуществляется проще, чем импульсная настройка.A feature of the operation of the device is that the time the result is ready depends on the values of the arguments X and for most values less than T3 × n. This can be used in asynchronous circuits. Therefore, the proposed device has wider functionality than the prototype. Submitting a binary setup code to the device configuration inputs is simpler than a pulse setup.

Claims (1)

Логический вычислитель, предназначенный для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий управляющий вход, выход, входы значений аргументов, элемент И, два D-триггера, элемент ИЛИ, n двухвходовых коммутаторов, каждый из которых имеет два входа, выход, управляющий вход, нормально замкнутый контакт, подключенный к первому входу коммутатора и выходу коммутатора, нормально разомкнутый контакт, подключенный ко второму входу коммутатора и выходу коммутатора, i-ый вход значений аргументов соединен с управляющим входом i-го коммутатора, i=1, …, n, отличающийся тем, что дополнительно содержит второй выход, две группы элементов задержки по n элементов в каждой, формирователь фронта, настроечные входы, элемент НЕ, мультиплексор, формирователь спада, причем управляющий вход соединен с входом формирователя фронта, через первый элемент задержки первой группы с первым входом первого коммутатора, вторым входом первого коммутатора, входом первого элемента задержки второй группы, выход i-го коммутатора соединен со вторым входом i+1-го коммутатора и через i+1-ый элемент задержки первой группы соединен с первым входом i+1-го коммутатора, i=1…n-1, выход n-го коммутатора соединен с первым входом элемента И, выход формирователя фронта соединен с входами «Сброс» первого и второго D-триггеров, настроечные входы соединены с соответствующими адресными входами мультиплексора, выход мультиплексора соединен через элемент НЕ со вторым входом элемента И и входом формирователя спада, выход элемента И соединен с входами данных и записи первого D-триггера и первым входом элемента ИЛИ, выход первого D-триггера соединен с первым выходом устройства, выход второго D-триггера соединен со вторым выходом устройства, выход i-го элемента задержки второй группы соединен с входом i+1-го элемента задержки второй группы и i-ым информационным входом мультиплексора (i=1…n-1), выход n-го элемента задержки второй группы соединен с n-ым информационным входом мультиплексора, выход детектора спада соединен с вторым входом элемента ИЛИ, выход которого соединен с входами данных и записи второго триггера.A logic computer designed to implement n simple symmetric Boolean functions depending on n arguments - input binary signals, containing a control input, output, inputs of argument values, AND element, two D-flip-flops, OR element, n two-input switches, each of which has two inputs, an output, a control input, a normally closed contact connected to the first input of the switch and the output of the switch, a normally open contact connected to the second input of the switch and the output of the switch, i-th value input th argument is connected to the control input of the i-th switch, i = 1, ..., n, characterized in that it additionally contains a second output, two groups of delay elements with n elements in each, a front shaper, tuning inputs, a NOT element, a multiplexer, a shaper recession, and the control input is connected to the input of the front shaper, through the first delay element of the first group with the first input of the first switch, the second input of the first switch, the input of the first delay element of the second group, the output of the i-th switch is connected to the second input the house of the i + 1-th switch and through the i + 1-th delay element of the first group is connected to the first input of the i + 1-th switch, i = 1 ... n-1, the output of the n-th switch is connected to the first input of the And element, the output the front shaper is connected to the “Reset” inputs of the first and second D-flip-flops, the tuning inputs are connected to the corresponding address inputs of the multiplexer, the multiplexer output is connected via the NOT element to the second input of the And element and the input of the fall shaper, the output of the And element is connected to the data and recording inputs of the first D-flip-flop and the first input of the AND element And, the output of the first D-trigger is connected to the first output of the device, the output of the second D-trigger is connected to the second output of the device, the output of the i-th delay element of the second group is connected to the input of the i + 1-th delay element of the second group and the i-th information input multiplexer (i = 1 ... n-1), the output of the nth delay element of the second group is connected to the nth information input of the multiplexer, the output of the decay detector is connected to the second input of the OR element, the output of which is connected to the data and recording inputs of the second trigger.
RU2016107582A 2016-03-02 2016-03-02 Logical calculator RU2626345C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016107582A RU2626345C1 (en) 2016-03-02 2016-03-02 Logical calculator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016107582A RU2626345C1 (en) 2016-03-02 2016-03-02 Logical calculator

Publications (1)

Publication Number Publication Date
RU2626345C1 true RU2626345C1 (en) 2017-07-26

Family

ID=59495794

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016107582A RU2626345C1 (en) 2016-03-02 2016-03-02 Logical calculator

Country Status (1)

Country Link
RU (1) RU2626345C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2758188C1 (en) * 2020-09-24 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2758187C1 (en) * 2020-10-28 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617475A (en) * 1984-03-30 1986-10-14 Trilogy Computer Development Partners, Ltd. Wired logic voting circuit
RU2242044C1 (en) * 2003-06-16 2004-12-10 Ульяновский государственный технический университет Majority module
US7129742B1 (en) * 2005-02-23 2006-10-31 The United States Of America As Represented By The National Security Agency Majority logic circuit
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617475A (en) * 1984-03-30 1986-10-14 Trilogy Computer Development Partners, Ltd. Wired logic voting circuit
RU2242044C1 (en) * 2003-06-16 2004-12-10 Ульяновский государственный технический университет Majority module
US7129742B1 (en) * 2005-02-23 2006-10-31 The United States Of America As Represented By The National Security Agency Majority logic circuit
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2758188C1 (en) * 2020-09-24 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module
RU2758187C1 (en) * 2020-10-28 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic module

Similar Documents

Publication Publication Date Title
US9319040B2 (en) Distributing multiplexing logic to remove multiplexor latency on the output path for variable clock cycle, delayed signals
JP2001332961A (en) Clock-switching circuit
RU2626345C1 (en) Logical calculator
RU2373564C2 (en) Modular calculator of boolean function systems
RU2517295C1 (en) Pulse selector
RU2542916C1 (en) Pulse selector
RU2580804C1 (en) Pulse selector
KR20170051490A (en) Programmable delay circuit block
RU2469470C1 (en) Paraphase signal generator with control input high active level
RU2621376C1 (en) Logic module
RU2273090C2 (en) Pulse selector
RU2717628C1 (en) Pulse selector
RU2479023C1 (en) Pulse selector
RU2353967C1 (en) Logical calculator
RU2641446C2 (en) Logic calculator
RU2300138C1 (en) Logical calculator
RU2504826C1 (en) Logic computer
KR940001556B1 (en) Digital signal processing apparatus
US20100254197A1 (en) Latch Pulse Delay Control
RU2626347C1 (en) Majoritary module for fault-tolerant systems
RU2595958C1 (en) Logical computing machine
RU2702972C1 (en) Pulse selector
JP6731220B2 (en) Arbitration and multiplexing circuit
RU2211481C2 (en) Random-number generator
RU2705471C1 (en) Pulse selector

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180303