[go: up one dir, main page]

RU2609743C1 - Logic module - Google Patents

Logic module Download PDF

Info

Publication number
RU2609743C1
RU2609743C1 RU2015139948A RU2015139948A RU2609743C1 RU 2609743 C1 RU2609743 C1 RU 2609743C1 RU 2015139948 A RU2015139948 A RU 2015139948A RU 2015139948 A RU2015139948 A RU 2015139948A RU 2609743 C1 RU2609743 C1 RU 2609743C1
Authority
RU
Russia
Prior art keywords
input
module
majority
output
majority element
Prior art date
Application number
RU2015139948A
Other languages
Russian (ru)
Inventor
Олег Александрович Козелков
Original Assignee
Олег Александрович Козелков
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Олег Александрович Козелков filed Critical Олег Александрович Козелков
Priority to RU2015139948A priority Critical patent/RU2609743C1/en
Application granted granted Critical
Publication of RU2609743C1 publication Critical patent/RU2609743C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/11—Complex mathematical operations for solving equations, e.g. nonlinear equations, general mathematical optimization problems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/11—Complex mathematical operations for solving equations, e.g. nonlinear equations, general mathematical optimization problems
    • G06F17/12—Simultaneous equations, e.g. systems of linear equations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
    • G06F7/405—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay binary
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G06F7/727—Modulo N arithmetic, with N being either (2**n)-1,2**n or (2**n)+1, e.g. mod 3, mod 4 or mod 5
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Data Mining & Analysis (AREA)
  • Operations Research (AREA)
  • Software Systems (AREA)
  • Databases & Information Systems (AREA)
  • Algebra (AREA)
  • Electromagnetism (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: physics, computer engineering.
SUBSTANCE: invention refers to computer engineering. A logic module is proposed comprising four information module inputs, two tuning module inputs, module output, a majority element, an AND, an OR, at that, the output of the majority element is connected to the module output, the first information input connected to the first input of the majority element, the second information input is connected to the second input of the majority element, the third information input is connected to the third input of the majority element, the fourth information input is connected to the fourth input of the majority element, the first tuning input is connected to the fifth input of the majority element, the first OR input and the first AND input gate, the second tuning input is connected to the second OR input and the second AND input, the OR output is connected to the sixth input of the majority element, the AND output is connected to the seventh input of the majority element.
EFFECT: logic module reduces hardware expenses and improves performance.
1 dwg, 1 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известен логический преобразователь (патент РФ 2281545, кл. G06F 7/57, 2006 г.), который содержит 7 мажоритарных элементов, четыре информационных входа, два настроечных входа, выход и реализует любую из четырех простых симметричных булевых функций при соответствующих настройках.A logical converter is known (RF patent 2281545, class G06F 7/57, 2006), which contains 7 majority elements, four information inputs, two tuning inputs, an output and implements any of four simple symmetric Boolean functions with the appropriate settings.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относятся большие аппаратурные затраты и низкое быстродействие.The reason that impedes the achievement of the technical result indicated below when using a well-known logical converter includes high hardware costs and low speed.

Известен логический преобразователь (патент РФ 2417404, кл. G06F 7/57, 2011 г.), который содержит 6 мажоритарных элементов, четыре информационных входа, два настроечных входа, выход и реализует любую из четырех простых симметричных булевых функций при соответствующих настройках.A logical converter is known (RF patent 2417404, class G06F 7/57, 2011), which contains 6 majority elements, four information inputs, two tuning inputs, an output and implements any of four simple symmetric Boolean functions with the appropriate settings.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относятся большие аппаратурные затраты и низкое быстродействие.The reason that impedes the achievement of the technical result indicated below when using a well-known logical converter includes high hardware costs and low speed.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический модуль (патент РФ 2286594, кл. G06F 7/57, 2006 г.), предназначенный для реализации простых симметричных булевых функций, зависящих от четырех аргументов, содержащий четыре информационных входа модуля, два настроечных входа модуля, выход модуля, три мажоритарных элемента, два элемента И, два элемента ИЛИ.The closest device of the same purpose to the claimed invention in terms of features is the logical module adopted for the prototype (RF patent 2286594, class G06F 7/57, 2006), designed to implement simple symmetric Boolean functions depending on four arguments, containing four module information inputs, two module tuning inputs, module output, three majority elements, two AND elements, two OR elements.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относятся большие аппаратурные затраты и низкое быстродействие.The reason that impedes the achievement of the technical result indicated below when using a well-known logical converter includes high hardware costs and low speed.

Техническим результатом изобретения является уменьшение аппаратурных затрат и повышение быстродействия при сохранении функциональных возможностей прототипа.The technical result of the invention is to reduce hardware costs and increase speed while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем четыре информационных входа модуля, два настроечных входа модуля, выход модуля, мажоритарный элемент, элемент И, элемент ИЛИ, причем выход мажоритарного элемента соединен с выходом модуля, согласно изобретению мажоритарный элемент имеет семь входов, первый информационный вход модуля соединен с первым входом мажоритарного элемента, второй информационный вход модуля соединен со вторым входом мажоритарного элемента, третий информационный вход модуля соединен с третьим входом мажоритарного элемента, четвертый информационный вход модуля соединен с четвертым входом мажоритарного элемента, первый настроечный вход модуля соединен с пятым входом мажоритарного элемента, первым входом элемента ИЛИ и с первым входом элемента И, второй настроечный вход модуля соединен со вторым входом элемента ИЛИ и со вторым входом элемента И, выход элемента ИЛИ соединен с шестым входом мажоритарного элемента, выход элемента И соединен с седьмым входом мажоритарного элемента.The specified technical result during the implementation of the invention is achieved by the fact that in a logical module containing four module information inputs, two module configuration inputs, a module output, a majority element, an AND element, an OR element, and the majority element output is connected to the module output, according to the invention, the majority element has seven inputs, the first information input of the module is connected to the first input of the majority element, the second information input of the module is connected to the second input of the majority element, the third the information input of the module is connected to the third input of the majority element, the fourth information input of the module is connected to the fourth input of the majority element, the first tuning input of the module is connected to the fifth input of the majority element, the first input of the OR element and the first input of the AND element, the second tuning input of the module is connected to the second the input of the OR element and with the second input of the AND element, the output of the OR element is connected to the sixth input of the majority element, the output of the AND element is connected to the seventh input of the majority element.

На фиг. 1 представлена схема предлагаемого логического модуля.In FIG. 1 shows a diagram of the proposed logical module.

Логический модуль содержит четыре информационных входа модуля 1, 2, 3, 4, два настроечных входа модуля 5, 6, выход модуля 7, мажоритарный элемент 8, элемент ИЛИ 9, элемент И 10, причем выход мажоритарного элемента 8 соединен с выходом модуля 7, первый информационный вход модуля 1 соединен с первым входом мажоритарного элемента 8, второй информационный вход модуля 2 соединен со вторым входом мажоритарного элемента 8, третий информационный вход модуля 3 соединен с третьим входом мажоритарного элемента 8, четвертый информационный вход модуля 4 соединен с четвертым входом мажоритарного элемента 8, первый настроечный вход модуля 5 соединен с пятым входом мажоритарного элемента 8, первым входом элемента ИЛИ 9 и с первым входом элемента И 10, второй настроечный вход модуля 6 соединен со вторым входом элемента ИЛИ 9 и со вторым входом элемента И 10, выход элемента ИЛИ 9 соединен с шестым входом мажоритарного элемента 8, выход элемента И 10 соединен с седьмым входом мажоритарного элемента 8.The logical module contains four information inputs of module 1, 2, 3, 4, two tuning inputs of module 5, 6, output of module 7, majority element 8, element OR 9, element And 10, and the output of majority element 8 is connected to the output of module 7, the first information input of module 1 is connected to the first input of the majority element 8, the second information input of module 2 is connected to the second input of the majority element 8, the third information input of module 3 is connected to the third input of the majority element 8, the fourth information input of module 4 is connected to the fourth input of the majority element 8, the first tuning input of the module 5 is connected to the fifth input of the majority element 8, the first input of the OR element 9 and the first input of the AND element 10, the second tuning input of the module 6 is connected to the second input of the OR element 9 and to the second input of the AND element 10, the output of the OR element 9 is connected to the sixth input of the majority element 8, the output of the And 10 element is connected to the seventh input of the majority element 8.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый-четвертый информационные входы 1, 2, 3, 4 подаются соответственно двоичные сигналы X1, Х2, Х3, Х4∈{0, 1}. На настроечные входы модуля 5, 6 подаются в соответствии с заданной реализуемой симметричной логической функцией двоичные сигналы Y1, Y2∈{0, 1}. В таблице приведены значения настроечных сигналов Y1, Y2 и реализуемые при этом на выходе 7 модуля симметрические логические функции четырех переменных (Z).The work of the proposed logical module is as follows. The binary signals X 1 , X 2 , X 3 , X 4 ∈ {0, 1} are respectively supplied to its first and fourth information inputs 1, 2, 3, 4. Binary signals Y 1 , Y 2 ∈ {0, 1} are supplied to the tuning inputs of module 5, 6 in accordance with a given implemented symmetric logic function. The table shows the values of the tuning signals Y 1 , Y 2 and the symmetric logical functions of four variables (Z) realized at the output of the module 7 at the same time.

Figure 00000001
Figure 00000001

Мажоритарный элемент 8 формирует на своем выходе сигнал «1», если четыре и более сигнала на его входах равны «1». В зависимости от значений настроечных сигналов Y1, Y2 изменяются значения сигналов на входах 5, 6, 7 мажоритарного элемента 8 и, соответственно, реализуемая симметричная логическая функция от четырех переменных.The majority element 8 generates a “1” signal at its output if four or more signals at its inputs are equal to “1”. Depending on the values of the tuning signals Y 1 , Y 2 , the values of the signals at the inputs 5, 6, 7 of the majority element 8 and, accordingly, the realized symmetrical logical function of four variables are changed.

Сравним характеристики прототипа и заявляемого устройства. В прототипе 3 мажоритарных элемента, 2 элемента И и 2 элемента ИЛИ. В заявленном устройстве 1 мажоритарный элемент, один элемент И и один элемент ИЛИ. В прототипе задержка информационного сигнала происходит в трех последовательно соединенных элементах, а в заявленном устройстве - только в мажоритарном элементе. Следовательно, заявленное устройство имеет меньшую аппаратную сложность и большее быстродействие при сохранении функциональных возможностей прототипа.Compare the characteristics of the prototype and the claimed device. In the prototype, 3 majority elements, 2 AND elements and 2 OR elements. In the claimed device, 1 majority element, one AND element and one OR element. In the prototype, the delay of the information signal occurs in three series-connected elements, and in the claimed device only in the majority element. Therefore, the claimed device has less hardware complexity and greater speed while maintaining the functionality of the prototype.

Claims (1)

Логический модуль, предназначенный для реализации простых симметричных булевых функций, зависящих от четырех аргументов, содержащий четыре информационных входа модуля, два настроечных входа модуля, выход модуля, мажоритарный элемент, элемент И, элемент ИЛИ, причем выход мажоритарного элемента соединен с выходом модуля, отличающийся тем, что в нем мажоритарный элемент имеет семь входов, первый информационный вход модуля соединен с первым входом мажоритарного элемента, второй информационный вход модуля соединен со вторым входом мажоритарного элемента, третий информационный вход модуля соединен с третьим входом мажоритарного элемента, четвертый информационный вход модуля соединен с четвертым входом мажоритарного элемента, первый настроечный вход модуля соединен с пятым входом мажоритарного элемента, первым входом элемента ИЛИ и с первым входом элемента И, второй настроечный вход модуля соединен со вторым входом элемента ИЛИ и со вторым входом элемента И, выход элемента ИЛИ соединен с шестым входом мажоритарного элемента, выход элемента И соединен с седьмым входом мажоритарного элемента.A logic module designed to implement simple symmetric Boolean functions depending on four arguments, containing four module information inputs, two module configuration inputs, module output, majority element, AND element, OR element, and the majority element output connected to the module output, characterized in that the majority element has seven inputs in it, the first information input of the module is connected to the first input of the majority element, the second information input of the module is connected to the second input element, the third information input of the module is connected to the third input of the majority element, the fourth information input of the module is connected to the fourth input of the majority element, the first tuning input of the module is connected to the fifth input of the majority element, the first input of the OR element and the first input of the AND element, the second tuning input the module is connected to the second input of the OR element and to the second input of the AND element, the output of the OR element is connected to the sixth input of the majority element, the output of the AND element is connected to the seventh input of the elementary element.
RU2015139948A 2015-09-21 2015-09-21 Logic module RU2609743C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015139948A RU2609743C1 (en) 2015-09-21 2015-09-21 Logic module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015139948A RU2609743C1 (en) 2015-09-21 2015-09-21 Logic module

Publications (1)

Publication Number Publication Date
RU2609743C1 true RU2609743C1 (en) 2017-02-02

Family

ID=58457737

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015139948A RU2609743C1 (en) 2015-09-21 2015-09-21 Logic module

Country Status (1)

Country Link
RU (1) RU2609743C1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1348816A1 (en) * 1986-03-24 1987-10-30 Серпуховское высшее военное командно-инженерное училище ракетных войск им.Ленинского комсомола Multifunctional logic module
WO2004064254A2 (en) * 2003-01-14 2004-07-29 Arithmatica Limited A logic circuit
RU2286594C1 (en) * 2005-07-08 2006-10-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic module
RU2542920C2 (en) * 2013-07-19 2015-02-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1348816A1 (en) * 1986-03-24 1987-10-30 Серпуховское высшее военное командно-инженерное училище ракетных войск им.Ленинского комсомола Multifunctional logic module
WO2004064254A2 (en) * 2003-01-14 2004-07-29 Arithmatica Limited A logic circuit
RU2286594C1 (en) * 2005-07-08 2006-10-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic module
RU2542920C2 (en) * 2013-07-19 2015-02-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic module

Similar Documents

Publication Publication Date Title
RU2618899C1 (en) Majoritary module
RU2517720C1 (en) Logic converter
RU2542920C2 (en) Logic module
RU2647639C1 (en) Logic converter
RU2700554C1 (en) Majority module
RU2417404C1 (en) Logic converter
RU2281545C1 (en) Logical transformer
RU2628117C1 (en) Majority module "three of five"
RU2610678C1 (en) Universal logic module
RU2621281C1 (en) Logic converter
RU2518669C1 (en) Logic converter
RU2641454C2 (en) Logic converter
RU2609743C1 (en) Logic module
RU2703675C1 (en) Logic converter
RU2697727C2 (en) Majority module
RU2610246C1 (en) Universal majority module
RU2616890C1 (en) Symmetrical boolean function generator
RU2700553C1 (en) Majority module
RU2704735C1 (en) Threshold module
RU2629451C1 (en) Logic converter
RU2621376C1 (en) Logic module
RU2626346C1 (en) Multifunctional majoritary module
RU2630394C2 (en) Logic module
RU2549151C1 (en) Logic converter
RU2602331C1 (en) Logic transducer

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20170922