NL9200296A - Inrichting voor het door middel van het des algoritme vercijferen en ontcijferen van data naar en van een harde geheugenschijf. - Google Patents

Description

Titel: Inrichting voor het door middel van het DES algoritme vercijferen en ontcijferen van data naar en van een harde geheugenschijf.

De uitvinding heeft betrekking op een inrichting voor het door middel van het DES algoritme vercijferen en ontcijferen van op een harde geheugenschijf te schrijven, respectievelijk daarvan uit te lezen data.

De uitvinding heeft tot doel een inrichting te verschaffen waarmee op efficiënte wijze en zonder kostbare hardware en/of complexe software gebruik kan worden gemaakt van bestaande harde geheugenschijfeenheden, bijvoorbeeld van het IDE-type (IDE = integrated Drive Electronics), en gestandaardiseerde computertypen, bijvoorbeeld computers van het zgn.

AT-type in samenwerking met in de handel verkrijgbare ver-cijfer ic's voor vercijfering via het DES algoritme.

Een probleem bij het toepassen van in de handel verkrijgbare vercijfer IC's voor vercijfering via het DES algoritme, is dat deze IC’s steeds woorden met een breedte van 64 bits vercijferen, terwijl veel computer standaarden met woorden met een aanzienlijk geringere breedte functioneren, bijvoorbeeld een woordbreedte van 16 bits in het geval van een AT-computer. Reeds voorgestelde combinaties van bestaande computer systemen met in de handel verkrijgbare vercijfer IC's hébben als bezwaar dat de verwerking van data bij het schrijven naar of het lezen van een harde geheugenschi jf eenheid zeer traag is en dat extra software nodig is voor het besturen van het vercijfer IC en de geheugenschijfeenheid.

De uitvinding beoogt dan ook te voorzien in een stelsel dat op aanzienlijk eenvoudiger wijze en duidelijk sneller de te vercijferen resp. te ontcijferen data kan verwerken dan met de tot nu toe bekende oplossingen mogelijk was.

De uitvinding voorziet hiertoe in een inrichting van voomoemde soort, met het kenmerk, dat de ingang van een inrichting voor het door middel van het DES algoritme ver- cijferen via een convertor voor het omzetten van datawoorden met een woordbreedte van n bits in datawoorden met een woordbreedte van 64 bits, met n < 64 en 64 : n = een geheel getal gekoppeld is met een bus die bestemd is voor het overdragen van datawoorden met een woordbreedte van n bits naar en van een centrale processoreenheid en met een bus die bestemd is voor het overdragen van datawoorden met een woordbreedte van n bits naar en van een geheugenschijf-eenheid en dat de uitgang van de inrichting voor het door middel van het DES algoritme vercijferen via een multiplexer voor het omzetten van datawoorden met een woordbreedte van 64 bits in datawoorden met een woordbreedte van n bits, gekoppeld is met de bus van de centrale processoreenheid en met de bus van de geheugenschijfeenheid.

De voordelen van de inrichting volgens de uitvinding zullen aan de hand van een uitvoeringsvoorbeeld nader worden toegelicht onder verwijzing naar de tekening, hierin toont:

Fig. l: een blokschema dat aangeeft öp welke wijze de inrichting volgens de uitvinding tussen een bus van een computer en een bus van een harde geheugenschijfeenheid is opgenomen;

Fig. 2: een blokschema van de inrichting volgens de uitvinding;

Fig. 3: een tijdsdiagram van een aantal i/Ocycli tijdens het schrijven van data naar en het lezen van data van een harde geheugenschijf besturen.

In figuur 1 is met verwijzingscijfer 1 een bus, bijvoorbeeld een AT-bus, aangegeven waarover data in een computer van het AT-type met een woordbreedte van 16 bit getransporteerd worden. De inrichting volgens de uitvinding kan echter ook met voordeel functioneren wanneer de datawoorden een andere woordbreedte van n bits hébben, zolang n < 64 en 64 : n = een geheel getal. De bus l is via een data bus, een adresbus en een besturingsbus verbonden met een data vercijfereenheid 2, die op zijn beurt met identieke bussen verbonden is met de bus 3 van een harde geheugenschijfeenheid van het IDE-type (Integrated Drive Electronics), die ook bestemd is om data met een woordbreedte van 16 bits over te dragen. Verder toont figuur l een klokgeneratorketen 4, die de kloksignalen voor eenheid 2 verschaft en via een kloksignaalbus bestuurd wordt uit de AT-bus. Tenslotte toont figuur 1 een software interface 5 ten behoeve van een gebruiker, die via een data bus, een adresbus en een bus voor besturingssignalen verbonden is met de AT-bus 1. De klokgeneratorketen en de software interface voor de gebruiker zijn op zich voor gebruik in een personal computer welbekende onderdelen en zullen in het hiernavolgende dan ook niet worden besproken.

Figuur 2 toont meer gedetailleerd de opbouw van de data ver cijfer eenheid 2 volgens de uitvinding. Deze bestaat uit modus-registers 21, een besturingslogicaeenheid 23, een vercijfer-sleutel register 24 en vercijfereenheid 25.

De modus registers 22 bieden de mogelijkheid om te kiezen uit een of meer verschillende werkingsmodi van de inrichting volgens de uitvinding. Deze modi kunnen bijvoorbeeld zijn: -een 16 bits harde schijf modus; -een 16 bits schrijf/lees 1/0 modus; -een blokvercijfermodus; -een vercijfer terugkoppel(cipher feedback)modus.

De besturingslogica 23 zorgt voor het opwekken van de besturingssignalen voor intern gebruik in de eenheid 2 en voor de adressen en besturingssignalen voor de IDE harde geheugen-schij f eenheid.

Het sleutelregister 24 verschaft de 56 bits sleutel die in de DES-vercijfereenheid 25 voor het vercijf eren van data wordt gebruikt.

De vercijfereenheid 25 is van een gangbaar in de handel verkrijgbaar type, bijvoorbeeld een van de door de firma Western Digital geleverde typen. Aangezien de feitelijke werking van het DES vercijferalgoritme voor een goed begrip van de onderhavige uitvinding niet van belang is, behalve dat het nodig is te weten dat het vercijferen woord voor woord met behulp van de 56 bits vercijfersleutel plaats vindt en dat de woorden een breedte van 64 bit hebben, zal de werking van dit algoritme niet nader worden toegelicht. Bovendien is de werking van het algoritme uit verschillende publikaties bekend. Zoals ook bekend is kan het DES algoritme de te vercijferen data volgens een blok vercijfer modus of een vercijfer-terugkoppel modus vercijferen. Ook het beschikbaar zijn van deze beide modi is niet van belang voor een goed begrip van de uitvinding en de feitelijk betekenis ervan voor het vercijferen, die overigens ook uit de literatuur bekend is, zal dan ook verder niet worden.besproken.

Een geheugenschijfeenheid van het IDE-type is een sector georiënteerd opslagmedium met een opslag capaciteit van 512 byte per sector. Een totale opslagcapaciteit van 1 miljoen sectoren of meer per IDE geheugenschijfeenheid behoort tot de mogelijkheden. Een IDE geheugenschijfeenheid bezit 18 taak-registers voor ingangs/uitgangs (1/0) operaties. Voor een meer uitgébreide bespreking van deze registers en hun specifieke functies kan worden verwezen naar het artikel "The IDE Hard Disk Drive Interface" van R.C. Alford in BYTE, maart 1991, blz. 317-323.

Voor de onderhavige uitvinding is slechts het onder het adres 1F0 te adresseren data register van een IDE geheugenschijf eenheid van belang, welk register toegang biedt tot de harde geheugenschijf voor lees en schrijf operaties in de geprogrammeerde 1/0 modus. Dit register verschaft een 16 bits breed pad naar het sector geheugen voor normale lees en schrijf operaties.

in de inrichting volgens de uitvinding worden alle data naar en vanuit het data register respectievelijk vercijferd en ontcijferd, met uitzondering van de commando's "Format" en "Identify Drive", welke commando's op een vérder niet van belang zijnde wijze door de inrichting 2 herkend worden en, door middel van het inactiveren van de DES vercijfereenheid 25 gedurende het overdragen van deze beide commando's, rechtstreeks naar de IDE bus 3 geleid worden.

Om de doelstelling van de uitvinding te verwezenlijken, d.w.z. om een vercijfering van naar en van een harde geheugenschijf over te dragen data te verkrijgen zonder extra software is in de inrichting 2 voorzien in een 16 naar 64 bits conver-tor en in een 64 naar 16 bits multiplexer 27.

De convertor 26 heeft tot doel om tijdens het vercijfe-ren de 16 bits data woorden die afkomstig zijn van de AT-bus 1 om te zetten in 64 bits data woorden die toegevoerd worden aan de ingang van de DES keten 25 om vercijferd te worden alsmede om tijdens het ontcijferen de 16 bits data woorden die afkomstig zijn van de IDE bus om te zetten in 64 bits data-woorden die eveneens worden toegevoerd aan de ingang van de DES keten 25 om ontcijferd te worden.

De multiplexer 27 heeft tot doel om de door de uitgang van de DES keten 25 afgegeven 64 bits data woorden om te zetten in 16 bits data woorden die tijdens het vercijferen, d.w.z. tijdens het schrijven van data naar de IDE geheugen-schijf, toegevoerd worden aan de IDE bus 3 en die tijdens het ontcijferen, d.w.z. tijdens het lezen van data van de IDE geheugenschijf, toegevoerd worden aan de AT bus 1.

De convertor 26 en de multiplexer 27 worden door middel van kloksignalen op een zodanige wijze bestuurd dat een gebruiker niet merkt dat tussen de centrale processor van zijn computer en de IDE geheugens chijf een vercijfereenheid is opgenomen, de gebruiker merkt dit zelfs niet in de snelheid waarmee de data verwerkt worden, omdat door de inrichting volgens de uitvinding voor het vercijferen geen merkbare vertraging wordt geïntroduceerd.

Figuur 3a toont op welke wijze 16 bits data woorden worden vercijferd tijdens een 1/0 schrijf operatie.

Door de met de AT-bus l gekoppelde centrale processor(CPU) worden vier i/O schrijfcycli gegenereerd gedurende welke de door de CPU afgegeven data in de convertor worden gebufferd en omgezet in een 64 bits datawoord. Na de vierde 1/0 schrijf cyclus wordt het 64 bits datawoord door de convertor 26 toegevoerd aan de DES vercijfereenheid 25 en tijdens de vijfde I/Ocyclus vercijferd, terwijl tegelijkertijd aan de ingang van de convertor 26 alweer een volgend 16 bits datawoord wordt ingelezen. Na de vijfde I/O cyclus wordt het vercijferde 64 bits datawoord gebufferd en gedurende de volgende vier 1/0 cycli worden door de multiplexer 27 uit het vercijferde datawoord vier 16 bits datawoorden gevormd die achtereenvolgens via de IDE bus 3 naar de IDE geheugen-schijfeenheid worden overgedragen. Figuur 3a toont op de bovenste lijn de opeenvolgende i/O cycli, op de middelste lijn de cycli gedurende welke de data vercijferd worden en op de onderste lijn de cycli gedurende welke de data via de multiplexer weer als vercijferdde 16 bits data woorden naar de harde geheugenschijfeenheid worden overgedragen, zoals vooral uit figuur 3a duidelijk blijkt is er na een initiële vertraging van vier 1/0 cycli geen verdere vertraging meer ten gevolge van het vercijferen en voor de gebruiker is de ver-cijfereenheid dan ook geheel transparant en is het alsof er rechtstreeks naar een IDE geheugenschijf eenheid wordt geschreven.

Figuur 3b toont analoog aan figuur 3a de situatie bij het uitlezen van vercijferde 16 bits datawoorden van de harde geheugenschijf en het ontcijferen daarvan als 64 bits datawoorden om tenslotte weer als 16 bits datawoorden naar de CPU te kunnen overdragen. Zoals de bovenste lijn van figuur 3b toont wordt de eerste 1/0 leescyclus van de CPU met vier 1/0 perioden vertraagd terwijl tegelijkertijd, zoals getoond op de middelste lijn geëmuleerde 1/0 cycli naar de IDE geheugenschijf eenheid worden gestart, waarbij de uitgelezen vercijferde 16 bits datawoorden opeenvolgend worden toegevoerd aan de convertor 26 en daar tot een 64 bits vercijferd datawoord worden samengsteld. Dit vercijferde 64 bits datawoord wordt na iedere vierde cyclus toegevoerd aan de vercijfer-eenheid 25 en wordt in ontcijferde vorm als 64 bits datawoord toegevoerd aan de multiplexer 27 die het datawoord buffert en in de volgend vier 1/0 cycli achtereenvolgens vier 16 bits datawoorden naar de CPU overdraagt, zoals is getoond op de onderste lijn in figuur 3b. Tijdens de vijfde 1/0 cyclus wordt het volgende 16 bits datawoord alweer van de IDE geheugenschijf eenheid uitgelezen en naar de convertor 26 overgedragen, zodat na de eerste vertraging van vier 1/0 cycli het systeem als het ware als een pijpleiding functioneert en geen verdere vertraging introduceert. Ook bij het uitlezen van vercijferde data is derhalve na de initiële vertraging van vier 1/0 cycli ' de vercijferinterface volgens de uitvinding voor een gebruiker geheel transparant en er is geen behoefte aan extra software drivers e.d., terwijl de interface volgens de uitvinding zonder problemen met alle bekende operating systemen kan samenwerken.

Claims (3)

1. Inrichting voor het door middel van het DES algoritme vercijferen en ontcijferen van op een harde geheugenschijf te schrijven, respectievelijk daarvan uit te lezen data, met het kenmerk, dat de ingang van een inrichting voor het door middel van het DES algoritme vercijferen via een convertor voor het omzetten van datawoorden met een woordbreedte van n bits in datawoorden met een woordbreedte van 64 bits, met n < 64 en 64. n = een geheel getal, gekoppeld is met een bus die bestemd is voor het overdragen van datawoorden met een woordbreedte van n bits naar en van een centrale processoreenheid en met een bus die bestemd is voor het overdragen van datawoorden met een woordbreedte van n bits naar en van een geheugenschijfeenheid en dat de uitgang van de inrichting voor het door middel van het DES algoritme vercijferen via een multiplexer voor het omzetten van datawoorden met een woordbreedte van 64 bits in datawoorden met een woordbreedte van n bits, gekoppeld is met de bus van de centrale processoreenheid en met de bus van de geheugenschijfeenheid.

2. inrichting volgens conclusie 1, met het kenmerk, dat n = 16.

3. inrichting volgens conclusie l en 2, met het kenmerk, dat deze is ingericht om specifieke commandowoorden te herkennen en deze commandowoorden en de daarbij behorende data zonder vercijfering van of naar de geheugenschijfeenheid over te dragen.