JPH07114076B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、キーワード入力による情報検索やデータフ
ロー計算機におけるオペランドデータ対生成機構に用い
て有効な連想記憶装置に関する。

〈従来の技術〉 従来、連想機能を有する半導体記憶装置としては、電子
通信学会技術研究報告SSD83−78 45頁〜52頁（昭和58
年）に見られるように、記憶セルそのものが照合比較論
理回路を持った、いわゆるロジックインメモリが知られ
ている。前記文献に見られるようなロジックインメモリ
は、全記憶セルが照合判定を行うことから、フルアソシ
アティブメモリとも呼ばれるが、キーワード入力に対し
て、記憶セル配列におけるワード方向及びビット方向の
二方向に沿った検索、即ち完全な照合比較及び判定がな
される。

〈発明が解決しようとする問題点〉 前述の如くフルアソシアティブメモリでは完全な照合判
定が可能である反面、単位記憶セルの面積増加はまぬが
れず、例えば同一の記憶容量をもつ汎用のダイナミック
メモリに比べて前記文献における従来例では約６倍大き
くなるという欠点がある。加えて、完全な照合判定を必
要としない場合、即ち、部分的な或いは条件に応じた照
合判定を行う場合には、全記憶セルに照合比較論理回路
を有することが冗長になるという欠点がある。従って、
半導体装置として経済性に問題がある。

〈問題点を解決するための手段〉 本発明の半導体記憶装置は、照合比較論理回路をもたな
い線型なアドレスによって指定される記憶セルから成る
記憶手段と、該記憶セルの配列外に設けた比較判定手段
と、前記アドレス入力の復号化及び前記記憶手段からの
読み出しデータの選択的な増幅化を行う手段と、データ
保持手段と転送制御手段とから成る。

〈作用〉 線型なアドレスによって指定される記憶セルの配列外に
比較判定手段を設けることにより、判定条件に応じた論
理回路を選択することができ、又、半導体装置としての
集積度も大幅に向上する。更に、前記記憶セルへのアク
セス動作及び入力データの一部と該アクセスデータとの
照合比較をパイプライン化処理することによって、連想
記憶装置として高速アクセスが可能になる。

〈実施例〉 第１図は本発明にかかる半導体記憶装置の全体構成図で
ある。同図に於いて、10乃至40はデータ転送手段、50は
記憶手段、60は比較判定手段である。100乃至400は夫々
データ転送手段10乃至40における転送制御手段、101乃
至103は第１のデータ転送手段10におけるデータ保持手
段、201乃至203は第２のデータ転送手段20におけるデー
タ保持手段、又211及び212は前記第２のデータ転送手段
20におけるデータを復号化して保持する手段、501は記
憶手段50における線型なアドレスによって指定される記
憶セルの配列、502は前記記憶手段における該記憶セル
に対するアクセス制御手段、301乃至303は前記第３のデ
ータ転送手段30におけるデータ保持手段、311は記憶セ
ルの配列501よりアクセス制御手段502を会して読み出さ
れたデータを前記第３のデータ転送手段30において増幅
し保持する手段、60は二つの入力データの一致照合及び
大小比較等を判定する比較判定手段、401乃至405は前記
第４のデータ転送手段40におけるデータ保持手段であ
る。

データ保持手段401乃至405は比較判定手段60の判定結果
にもとづいて、データ保持手段402乃至405が保持してい
るデータを転送出力するか、或いはデータ保持手段401
及び403が保持しているデータをアクセス制御手段502へ
送出すると共にデータ保持手段402,404及び405が保持し
ているデータを転送出力するか、もしくはデータ保持手
段401及び403が保持しているデータをアクセス制御手段
502へ送出するといった出力先の選択制御も行う。第１
図において陽には図示していないが、記憶手段50からの
読み出しデータの一部であるフラグは、比較判定手段60
の判定結果に従って更新又は未更新が決定され、該決定
結果はアクセス制御手段502を介して記憶セルの配列501
へ再び書き込まれる。

データ保持手段101乃至103,201乃至203及び301乃至303
としては、クロック同期型の転送制御及びハンドシェイ
ク型の転送制御のいずれの場合でも、例えば、パルスの
エッジで保持しているデータを転送出力するＤタイプフ
リップフロップを用いることができる。クロック同期型
の転送制御を行う場合、転送制御手段100乃至400として
は、クロック入力パルスのバッファ・ドライバが対応す
る。他方、ハンドシェイク転送制御を行う場合、転送制
御手段100乃至400の一実施例として、第２図に示すよう
な論理回路を用いることができる。同図における実施例
では送信信号と送信許可信号の授受により自己同期型の
転送制御を行う。同図において、インバータ11及び12は
送信信号のバッファ・ドライバであり、該ドライバ出力
が前記Ｄタイプフリップフロップのクロック入力とな
る。

復号化機能を持つデータ保持手段211及び212としては、
公知のデコーダ又はインクリメント機能付のデコーダ及
びデータラッチを組み合せた回路を用いることができ
る。

記憶セルの配列501からの読み出しデータはアクセス制
御部502を介してアナログレベルで出力されるので、該
アナログ信号を増幅してデジタルレベルに変換するセン
スアンプ等が必要である。従って、増幅機能を持つデー
タ保持手段311としては公知のデータラッチ付センスア
ンプ回路が考えられる。アクセス制御部502としては、
記憶セルの配列501から読み出された複数のデータセッ
トからアドレス指定に見合う唯一のデータを選択し、又
書き込むべきデータのビット線を選択するデコーダ等を
用いることができる。

次に第１図を用いて本実施例における処理の流れを説明
する。データ転送手段10に入力されるデータは、タグ情
報，キー情報及びオペランドデータの３種類に大別さ
れ、各々データ保持手段101,102及び103に保持される。
該入力データの各々は、データ転送手段20乃至40におい
て順次対応するデータ保持手段、例えばタグ情報の場合
201→301→401と転送される。キー情報は第２のデータ
転送手段20において、データ保持手段202に転送される
と共に記憶手段50を読み出すために復号化機能を持つデ
ータ保持手段212へも転送される。復号化機能を持つデ
ータ保持手段212に転送されたデータは記憶手段50にお
ける記憶セルの配列501をアクセスし、当該入力データ
から復号されたアドレスに対応する記憶セルから新たな
タグ情報、新たなオペランドデータ及びフラグを読み出
し、アクセス制御部502を介して第３のデータ転送手段3
0における増幅機能を持つデータ保持手段311に転送され
る。増幅機能を持つデータ保持手段311の転送出力であ
る記憶手段50からの読み出しデータのうち新たなタグ情
報は、比較判定手段60に送出され、データ保持手段301
の転送出力である入力タグ情報と照合比較されると共
に、新たなオペランドデータと併せて第４のデータ転送
手段40におけるデータ保持手段404及び405へも転送され
る。比較判定手段60において新旧タグ情報の照合比較を
行い、両者の一致が判明した場合には、データ保持手段
402乃至405において保持されている入力キー情報，タグ
情報，入力オペランドデータ及び新オペランドデータを
転送出力する。他方、照合比較の結果、不一致が判明し
た場合には、入力キー情報にもとづいてあらかじめ復号
化機能を持つデータ保持手段211が指示しているアドレ
スに従って、データ保持手段401及び403が保持している
入力タグ情報及び入力オペランドデータを記憶手段50に
おける当該記憶セルへ書き込むと共に、データ保持手段
402,404及び405において保持されている入力キー情報、
新しいタグ情報及び新しいオペランドデータを転送出力
する。なお、前述の如く記憶セルの配列501をアクセス
した結果、比較判定手段60において有効な新しいタグ情
報及び新しいオペランドデータの未格納が、同時に読み
出されたフラグ情報より判明した場合には、上記記憶手
段50への入力タグ情報及び入力オペランドデータの書き
込みだけが行われ、データ転送手段40からの転送出力は
行われない。

第３図は、データ転送手段10乃至40が有する固有の転送
時間に等しい時間間隔でデータが入力された場合の本実
施例におけるパイプライン処理動作を説明する図であ
る。記憶手段50からのデータ読み出しと第１のデータ転
送手段10へのデータ入力が多重化されている。又、記憶
手段50へのデータ書き込み又は第４のデータ転送手段40
からの転送出力と復号化機能を持つデータ保持手段211
及び212における記憶セルの配列501のアドレス指定と更
に比較判定手段60における照合比較といった各処理が多
重化されており、パイプライン並列処理が実現されてい
る。

〈発明の効果〉 以上詳細に説明したように、本発明によれば、連想機能
を有する半導体記憶装置として、高集積化，高速化が達
成できコストダウンに大きく貢献する。従来技術で示し
ているロジックインメモリのフルアソシアティブメモリ
は、通常のSRAM等のメモリに比べ素子数が約1.5倍と多
い。本発明によれば、通常のメモリと比較判定手段を構
成用件としている為、メモリ容量が大きくなれば、比較
判定手段の増分は無視できる。したがって、本発明によ
れば、従来のロジックインメモリ型に対し、約2/3の素
子数で、高集積化が図れると共に、面積が小さいことに
よる配列遅延の低減が図れるため、結果的に高速化が達
成できるものである。

また、本発明によれば、比較結果において、一致が成立
すれば、入力データ及び読み出しデータを対として出力
する。検索結果のみを出力すると、対応する入力キーが
何であったかの対応付けを別途行う必要が生じる。これ
に対して、本発明によれば、例えば、「検索のための入
力キー」と「入力情報であるデータ」が、検索完了後
に、「出力情報であるデータ」と「付随する関連情報タ
グ」と併せて出力されるため、連続した検索を行った場
合でも、入力と出力の対応がとれた、いわば整理された
形で得られ、従来のように、別途、入力と出力の対応付
けを行うといった必要が全く生じないものである。

【図面の簡単な説明】

第１図は本発明にかかる一実施例の全体構成図、第２図
はハンドシェイク転送制御手段の一実施例の回路図、第
３図は本発明にかかる一実施例のパイプライン並列処理
動作を説明する図である。 10乃至40はデータ転送手段、50は記憶手段、60は比較判
定手段。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ保持手段及び該保持手段に保持され
   ているデータの転送をハンドシェイク制御する転送制御
   手段とから成る第１のデータ転送手段と、 前記第１のデータ転送手段及び後記第３のデータ転送手
   段から転送されるデータの一部を復合化すると共に保持
   する手段及び前記データ保持手段並びに前記転送制御手
   段とから成る第２のデータ転送手段と、 線型アドレスによって指定される記憶セルの配列及び該
   記憶セルの読み出し及び書き込みを制御すると共に前記
   アドレスの一部にもとづいて該記憶セルからのアクセス
   データを選択する選択制御手段とから成る記憶手段と、 前記記憶手段からの読み出しデータを増幅して保持する
   手段及び前記データ保持手段並びに前記転送制御手段と
   から成る第３のデータ転送手段と、 前記第３のデータ転送手段において保持される前記記憶
   手段からの読み出しデータと前記第２のデータ転送手段
   から転送されるデータの一部とを照合比較する比較判定
   手段と、 前記比較判定手段の判定結果にもとづいて転送出力デー
   タのフォーマットを選択的に決定するデータ保持手段と
   前記転送制御手段とから成る第４のデータ転送手段とに
   よって構成される半導体記憶装置であって、 前記第１のデータ転送手段への入力データの一部である
   第１の情報にもとづいて前記記憶手段をアクセスし、当
   該記憶セルからデータを読み出すと共に、前記第１のデ
   ータ転送手段への入力データの一部である第２の情報と
   前記比較判定手段によって照合比較を行い、該比較結果
   において一致が成立すれば、前記入力データ及び読み出
   しデータを含むデータを第４のデータ転送手段から出力
   し、又、該比較結果において一致が成立しなければ、前
   記第１のデータ転送手段への入力データの一部である第
   ２の情報を含むデータを前記記憶手段へ書き込むか或い
   は前記記憶手段へ当該データを書き込むと共に、前記読
   み出しデータを含むデータを前記第４のデータ転送手段
   から出力することを特徴とする連想記憶機能を有する半
   導体記憶装置。