JPH0512119A - キヤツシユメモリ回路 - Google Patents
キヤツシユメモリ回路Info
- Publication number
- JPH0512119A JPH0512119A JP3163218A JP16321891A JPH0512119A JP H0512119 A JPH0512119 A JP H0512119A JP 3163218 A JP3163218 A JP 3163218A JP 16321891 A JP16321891 A JP 16321891A JP H0512119 A JPH0512119 A JP H0512119A
- Authority
- JP
- Japan
- Prior art keywords
- address
- column
- input
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 50
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 応答速度の向上又はセンスアンプの消費電力
の低減 【構成】 各コンパートメントに対応する複数個のアド
レスタグメモリ１０７と、アドレスダグメモリの出力を
入力アドレス信号１０９の一部と比較する複数個のアド
レスタグコンパレータ１０８と、センスアンプ１０４を
カラムマルチプレクサ１０３の後段に有するキャッシュ
データメモリ１１１と、キャッシュデータメモリの入力
カラムアドレス信号を解読するカラムアドレスデコーダ
１０５と、カラムアドレスデコーダの出力とアドレスダ
グコンパレータ１０８の出力とからカラムマルチプレク
サへの入力として選択するセレクタ回路１０１とを有す
ることを特徴とするキャッシュメモリ回路。
の低減 【構成】 各コンパートメントに対応する複数個のアド
レスタグメモリ１０７と、アドレスダグメモリの出力を
入力アドレス信号１０９の一部と比較する複数個のアド
レスタグコンパレータ１０８と、センスアンプ１０４を
カラムマルチプレクサ１０３の後段に有するキャッシュ
データメモリ１１１と、キャッシュデータメモリの入力
カラムアドレス信号を解読するカラムアドレスデコーダ
１０５と、カラムアドレスデコーダの出力とアドレスダ
グコンパレータ１０８の出力とからカラムマルチプレク
サへの入力として選択するセレクタ回路１０１とを有す
ることを特徴とするキャッシュメモリ回路。
Description
【０００１】
【産業上の利用分野】本発明は計算機のキャッシュメモ
リ回路に関し、特にセットアソシアティブ方式を採用す
るキャッシュメモリのコンパートメント選択方式に関す
る。
リ回路に関し、特にセットアソシアティブ方式を採用す
るキャッシュメモリのコンパートメント選択方式に関す
る。
【０００２】
【従来の技術】従来この種のコンパートメント選択方式
は、図２に示すように、アドレスタグメモリ１０７と、
アドレスタグメモリ１０７の出力と入力アドレス信号１
０９の一部とを比較するアドレスタグコンパレータ１０
８と、各コンパートメントに対応するコンパレータ回路
出力をエンコードするアドレスエンコーダ２１２と、エ
ンコードされたコンパートメント選択信号とメモリをア
ドレス指定でアクセスするためのアドレス信号線とを切
り換えるアドレスセレクタ２１３とから構成され、選択
されたアドレス信号をキャッシュデータメモリ２１１へ
加える方式が採用されている。
は、図２に示すように、アドレスタグメモリ１０７と、
アドレスタグメモリ１０７の出力と入力アドレス信号１
０９の一部とを比較するアドレスタグコンパレータ１０
８と、各コンパートメントに対応するコンパレータ回路
出力をエンコードするアドレスエンコーダ２１２と、エ
ンコードされたコンパートメント選択信号とメモリをア
ドレス指定でアクセスするためのアドレス信号線とを切
り換えるアドレスセレクタ２１３とから構成され、選択
されたアドレス信号をキャッシュデータメモリ２１１へ
加える方式が採用されている。
【０００３】また従来の他のコパートメント選択方式と
して、図３に示すように、各コンパートメント対応に設
けられたキャッシュデータメモリ３１１に対してキャッ
シュアドレスタブメモリ１０７と、アドレスタグコンパ
レータ１０８と、アドレスエンコーダ３１２と、アドレ
スタグコンパレータ１０８の出力によりキャッシュデー
タメモリ３１１の出力を選択するキャッシュデータセレ
クタ３１３とから構成され、各コンパートメントのキャ
ッシュデータメモリ３１１の内容を全コンパートメント
について読み出してそれから、所望のキャッシュデータ
出力３１０を選択する方式がある。
して、図３に示すように、各コンパートメント対応に設
けられたキャッシュデータメモリ３１１に対してキャッ
シュアドレスタブメモリ１０７と、アドレスタグコンパ
レータ１０８と、アドレスエンコーダ３１２と、アドレ
スタグコンパレータ１０８の出力によりキャッシュデー
タメモリ３１１の出力を選択するキャッシュデータセレ
クタ３１３とから構成され、各コンパートメントのキャ
ッシュデータメモリ３１１の内容を全コンパートメント
について読み出してそれから、所望のキャッシュデータ
出力３１０を選択する方式がある。
【０００４】
【発明が解決しようとする課題】これらの従来のコンパ
ートメント選択方式では、以下のような欠点がある。
ートメント選択方式では、以下のような欠点がある。
【０００５】まず、図２に示した方式では、コンパート
メント選択情報をエンコードした後、アドレス信号とし
てメモリに加えているため、キャッシュアドレスタグに
対して外部よりアドレスが入力されてからキャッシュデ
ータ出力までの遅延が長くなるという問題がある。
メント選択情報をエンコードした後、アドレス信号とし
てメモリに加えているため、キャッシュアドレスタグに
対して外部よりアドレスが入力されてからキャッシュデ
ータ出力までの遅延が長くなるという問題がある。
【０００６】また図３に示した方式では、全コンパート
メントに相当するキャッシュデータメモリを平行して読
み出すため、同時に動作するセンスアンプ回路のビット
数が多くなる。一般にメモリ回路では、センスアンプ回
路の消費電力が大きく、同時に読み出さなければならな
いメモリのビット数に応じて消費電力が増大する問題が
ある。
メントに相当するキャッシュデータメモリを平行して読
み出すため、同時に動作するセンスアンプ回路のビット
数が多くなる。一般にメモリ回路では、センスアンプ回
路の消費電力が大きく、同時に読み出さなければならな
いメモリのビット数に応じて消費電力が増大する問題が
ある。
【０００７】
【課題を解決するための手段】本発明のキャッシュメモ
リ回路は、各コンパートメントに対応する複数個のアド
レスタグメモリと、前記アドレスダグメモリの出力を入
力アドレス信号の一部と比較する複数個のアドレスタグ
コンパレータと、センスアンプをカラムマルチプレクサ
の後段に有するキャッシュデータメモリと、前記キャッ
シュデータメモリの入力カラムアドレス信号を解読する
カラムアドレスデコーダと、前記カラムアドレスデコー
ダの出力と前記アドレスダグコンパレータの出力とから
前記カラムマルチプレクサへの入力として選択するセレ
クタ回路とを有することを特徴とする。
リ回路は、各コンパートメントに対応する複数個のアド
レスタグメモリと、前記アドレスダグメモリの出力を入
力アドレス信号の一部と比較する複数個のアドレスタグ
コンパレータと、センスアンプをカラムマルチプレクサ
の後段に有するキャッシュデータメモリと、前記キャッ
シュデータメモリの入力カラムアドレス信号を解読する
カラムアドレスデコーダと、前記カラムアドレスデコー
ダの出力と前記アドレスダグコンパレータの出力とから
前記カラムマルチプレクサへの入力として選択するセレ
クタ回路とを有することを特徴とする。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成図である。
本例は４ウェイアソシアティブのキャッシュ回路を示し
ている。
本例は４ウェイアソシアティブのキャッシュ回路を示し
ている。
【００１０】入力アドレス信号１０９の一部を用いて、
アドレスタグメモリ１０７を参照し、入力アドレス信号
１０９の残りの部分とアドレスタグコンパレータ１０８
とを用いて比較が行なわれる。比較の結果、一致したコ
ンパートメントにキャッシュデータが格納されているこ
とになる。
アドレスタグメモリ１０７を参照し、入力アドレス信号
１０９の残りの部分とアドレスタグコンパレータ１０８
とを用いて比較が行なわれる。比較の結果、一致したコ
ンパートメントにキャッシュデータが格納されているこ
とになる。
【００１１】１１１はキャッシュデータメモリを示して
おり、メモリセル１０２と、ロウアドレスデコーダ１０
６と、カラムアドレスデコーダ１０５と、カラムマルチ
プレクサ１０３と、センスアンプ１０４と、セレクタ回
路１０１とからなっている。通常のメモリ回路は図２に
示したキャッシュデータメモリ２１１のように、カラム
アドレスレコーダ１０５とカラムマルチプレクサ１０３
の間には、図１のセレクタ回路１０１は存在しない。
おり、メモリセル１０２と、ロウアドレスデコーダ１０
６と、カラムアドレスデコーダ１０５と、カラムマルチ
プレクサ１０３と、センスアンプ１０４と、セレクタ回
路１０１とからなっている。通常のメモリ回路は図２に
示したキャッシュデータメモリ２１１のように、カラム
アドレスレコーダ１０５とカラムマルチプレクサ１０３
の間には、図１のセレクタ回路１０１は存在しない。
【００１２】キャッシュデータメモリ１１１のアドレス
は、コンパートメント分割がカラムアドレスに対応する
ように割り付けられている。
は、コンパートメント分割がカラムアドレスに対応する
ように割り付けられている。
【００１３】アドレスタグコンパレータ１０８で一致を
検出した信号は、セレクタ回路１０１により、カラムア
ドレスデコーダ１０５を経由することなくカラムマルチ
プレクサ１０４に入力される。
検出した信号は、セレクタ回路１０１により、カラムア
ドレスデコーダ１０５を経由することなくカラムマルチ
プレクサ１０４に入力される。
【００１４】また、アドレスタグメモリ１０７にアドレ
スとして入力される入力アドレス信号１０９の一部は、
キャッシュデータメモリ１１１のロウアドレスデコーダ
１０６に加えられており、アドレスタグの比較動作と平
行して、ロウアドレスのデコード及びセルの読み出しが
行なわれる。
スとして入力される入力アドレス信号１０９の一部は、
キャッシュデータメモリ１１１のロウアドレスデコーダ
１０６に加えられており、アドレスタグの比較動作と平
行して、ロウアドレスのデコード及びセルの読み出しが
行なわれる。
【００１５】また、センスアンプ１０４の動作は、上述
のカラム選択とロウデコードセル読出しの一方の遅い方
に合わせて開始される。これにより、コンパートメント
選択情報をエンコードすることなく、メモリのカラム選
択に用いることができ、アドレス入力からデータ出力ま
での遅延を低減できる。またセンスアンプ１０４の数は
読出しビット数と等しくとれる。
のカラム選択とロウデコードセル読出しの一方の遅い方
に合わせて開始される。これにより、コンパートメント
選択情報をエンコードすることなく、メモリのカラム選
択に用いることができ、アドレス入力からデータ出力ま
での遅延を低減できる。またセンスアンプ１０４の数は
読出しビット数と等しくとれる。
【００１６】ただし、アドレスタグがどのコンパートメ
ントでも一致しない場合、カラムマルチプレクサ１０３
がどれも選択されないため、センスアンプ１０４の出力
は不定になるが、これはキャッシュミスヒット状態であ
り、キャッシュデータ出力１１０は破棄することにより
特に問題とはならない。
ントでも一致しない場合、カラムマルチプレクサ１０３
がどれも選択されないため、センスアンプ１０４の出力
は不定になるが、これはキャッシュミスヒット状態であ
り、キャッシュデータ出力１１０は破棄することにより
特に問題とはならない。
【００１７】また、キャッシュデータメモリ１１１の内
容を、アドレスタグ比較とは無関係にアクセスする場
合、例えばキャッシュブロックのリプレース動作等で
は、入力アドレス信号１０９をカラムアドレスデコーダ
１０５でデコードした信号をセレクタ回路１０１で選択
してメモリの読み出し書込動作を行なう。
容を、アドレスタグ比較とは無関係にアクセスする場
合、例えばキャッシュブロックのリプレース動作等で
は、入力アドレス信号１０９をカラムアドレスデコーダ
１０５でデコードした信号をセレクタ回路１０１で選択
してメモリの読み出し書込動作を行なう。
【００１８】
【発明の効果】以上説明したように本発明では、キャッ
シュデータメモリのコンパートメント選択をメモリセル
回路とセンスアンプ回路との間にあるカラムマルチプレ
クサ回路に対して、カラムアドレスデコーダ回路を通す
ことなく、アドレスタグコンパレータの出力を入力でき
るよう、カラムアドレスデコード線にセレクタ回路を設
けている。このため、アドレスタグコンパレータの出力
をエンコードして、従来のキャッシュデータメモリのア
ドレスに入力する方式に比して、コンパートメント選択
動作の遅延を小さくできる効果がある。
シュデータメモリのコンパートメント選択をメモリセル
回路とセンスアンプ回路との間にあるカラムマルチプレ
クサ回路に対して、カラムアドレスデコーダ回路を通す
ことなく、アドレスタグコンパレータの出力を入力でき
るよう、カラムアドレスデコード線にセレクタ回路を設
けている。このため、アドレスタグコンパレータの出力
をエンコードして、従来のキャッシュデータメモリのア
ドレスに入力する方式に比して、コンパートメント選択
動作の遅延を小さくできる効果がある。
【００１９】また、従来のキャッシュデータメモリの全
コンパートメントを同時に読み出してコンパートメント
選択信号でセレクトする方式に比して、メモリのセンス
アンプ回路の数を少なくすることができ、消費電力を低
減できる効果がある。
コンパートメントを同時に読み出してコンパートメント
選択信号でセレクトする方式に比して、メモリのセンス
アンプ回路の数を少なくすることができ、消費電力を低
減できる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】コンパレータ出力信号をエンコードしてキャッ
シュデータメモリのアドレスとする従来例のブロック図
である。
シュデータメモリのアドレスとする従来例のブロック図
である。
【図３】コンパレータ出力信号により、全コンパートメ
ントに対応したキャッシュデータメモリの出力をセレク
タで選択する他の従来例のブロック図である。
ントに対応したキャッシュデータメモリの出力をセレク
タで選択する他の従来例のブロック図である。
１０１ セレクタ回路 １０２ メモリセル １０３ カラムマルチプレクサ １０４ センスアンプ １０５ カラムアドレスデコーダ １０６ ロウアドレスデコーダ １０７ アドレスタグメモリ １０８ アドレスタグコンパレータ １０９ 入力アドレス信号 １１０ キャッシュデータ出力 １１１，２１１，３１１ キャッシュデータメモリ ２１２，３１２ アドレスエンコーダ ２１３ アドレスセレクタ ３１３ キャッシュデータセレクタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 各コンパートメントに対応する複数個の
アドレスタグメモリと、 前記アドレスダグメモリの出力を入力アドレス信号の一
部と比較する複数個のアドレスタグコンパレータと、 センスアンプをカラムマルチプレクサの後段に有するキ
ャッシュデータメモリと、 前記キャッシュデータメモリの入力カラムアドレス信号
を解読するカラムアドレスデコーダと、 前記カラムアドレスデコーダの出力と前記アドレスダグ
コンパレータの出力とから前記カラムマルチプレクサへ
の入力として選択するセレクタ回路とを有することを特
徴とするキャッシュメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163218A JPH0512119A (ja) | 1991-07-04 | 1991-07-04 | キヤツシユメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163218A JPH0512119A (ja) | 1991-07-04 | 1991-07-04 | キヤツシユメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512119A true JPH0512119A (ja) | 1993-01-22 |
Family
ID=15769556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163218A Pending JPH0512119A (ja) | 1991-07-04 | 1991-07-04 | キヤツシユメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512119A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157980A (en) * | 1998-03-23 | 2000-12-05 | International Business Machines Corporation | Cache directory addressing scheme for variable cache sizes |
| US6192458B1 (en) | 1998-03-23 | 2001-02-20 | International Business Machines Corporation | High performance cache directory addressing scheme for variable cache sizes utilizing associativity |
| KR100470516B1 (ko) * | 1996-11-14 | 2005-05-19 | 프리스케일 세미컨덕터, 인크. | 분포된태그캐시메모리시스템및그것에데이터를저장하기위한시스템 |
-
1991
- 1991-07-04 JP JP3163218A patent/JPH0512119A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470516B1 (ko) * | 1996-11-14 | 2005-05-19 | 프리스케일 세미컨덕터, 인크. | 분포된태그캐시메모리시스템및그것에데이터를저장하기위한시스템 |
| US6157980A (en) * | 1998-03-23 | 2000-12-05 | International Business Machines Corporation | Cache directory addressing scheme for variable cache sizes |
| US6192458B1 (en) | 1998-03-23 | 2001-02-20 | International Business Machines Corporation | High performance cache directory addressing scheme for variable cache sizes utilizing associativity |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6199151B1 (en) | Apparatus and method for storing a device row indicator for use in a subsequent page-miss memory cycle | |
| US4495575A (en) | Information processing apparatus for virtual storage control system | |
| JPH11203860A (ja) | 半導体記憶装置 | |
| US7457917B2 (en) | Reducing power consumption in a sequential cache | |
| US5748555A (en) | Memory address preview control circuit | |
| JPH04228187A (ja) | ランダム・アクセス・メモリ・アレイ | |
| US6707752B2 (en) | Tag design for cache access with redundant-form address | |
| JPH0512119A (ja) | キヤツシユメモリ回路 | |
| US7363460B2 (en) | Semiconductor memory device having tag block for reducing initialization time | |
| US7174418B2 (en) | Semiconductor memory device for enhancing refresh operation in high speed data access | |
| US7047363B2 (en) | Cache memory and control method thereof | |
| US6772271B2 (en) | Reduction of bank switching instructions in main memory of data processing apparatus having main memory and plural memory | |
| JPS593773A (ja) | バツフア記憶装置のｌｒｕ制御方式 | |
| JP3270665B2 (ja) | 符号化／復号化装置及び方法 | |
| JP3577396B2 (ja) | 半導体記憶装置 | |
| JPH0883213A (ja) | キャッシュメモリを含む記憶装置 | |
| KR0181486B1 (ko) | 비터비 복호화 장치 | |
| JPS6314434B2 (ja) | ||
| JP2650789B2 (ja) | キャッシュメモリ装置 | |
| JPH10177786A (ja) | メモリリフレッシュ制御装置および方法 | |
| JP2590704B2 (ja) | 並列プロセッサｌｓｉ | |
| JPH0696597A (ja) | 半導体メモリ装置 | |
| JPS61246848A (ja) | 動作履歴記憶回路 | |
| JPH08328960A (ja) | キャッシュメモリ装置 | |
| JPH03218547A (ja) | 半導体記憶装置 |