JPH11353225A - 逐次実行型でグレイ・コード体系のアドレッシングを行うタイプのプロセッサがアクセスするメモリ、及びメモリにコード／データを格納する方法 - Google Patents
逐次実行型でグレイ・コード体系のアドレッシングを行うタイプのプロセッサがアクセスするメモリ、及びメモリにコード／データを格納する方法Info
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- JPH11353225A JPH11353225A JP10144886A JP14488698A JPH11353225A JP H11353225 A JPH11353225 A JP H11353225A JP 10144886 A JP10144886 A JP 10144886A JP 14488698 A JP14488698 A JP 14488698A JP H11353225 A JPH11353225 A JP H11353225A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G—PHYSICS
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【課題】 逐次実行型のプロセッサがグレイ・コード体
系のアドレスに従って逐次アクセスしても元の順序通り
にコードやデータを読み出すことができる優れたメモ
リ、及びメモリにコード／データを格納する方法を提供
する。 【解決手段】 元のバイナリ・コード体系でアドレッシ
ングされたコード／データは、グレイ・コード体系にア
ドレス変換した後にも、元の順序や連続性が失われない
形態でメモリに格納されることになる。したがって、逐
次実行型のプロセッサは、グレイ・コード体系のアドレ
スに従って連続的にアドレス出力を行えば、元の実行順
序通りにコードやアクセスを読み出すことができる。ま
た、メモリ空間のアドレスをグレイ・コード表現するこ
とによって、連続性があるアドレスにアクセスする際に
はアクセス・ジェネレータの消費電力を低減することも
できる。
系のアドレスに従って逐次アクセスしても元の順序通り
にコードやデータを読み出すことができる優れたメモ
リ、及びメモリにコード／データを格納する方法を提供
する。 【解決手段】 元のバイナリ・コード体系でアドレッシ
ングされたコード／データは、グレイ・コード体系にア
ドレス変換した後にも、元の順序や連続性が失われない
形態でメモリに格納されることになる。したがって、逐
次実行型のプロセッサは、グレイ・コード体系のアドレ
スに従って連続的にアドレス出力を行えば、元の実行順
序通りにコードやアクセスを読み出すことができる。ま
た、メモリ空間のアドレスをグレイ・コード表現するこ
とによって、連続性があるアドレスにアクセスする際に
はアクセス・ジェネレータの消費電力を低減することも
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ・シ
ステムなどの情報処理装置に用いられるメモリ及びメモ
リにコード／データを格納する方法に係り、特に、逐次
実行型でグレイ・コード体系のアドレッシングを行うタ
イプのプロセッサがアクセスするメモリ、及びメモリに
コード／データを格納する方法に関する。更に詳しく
は、逐次実行型のプロセッサがグレイ・コード体系のア
ドレスに従って逐次アクセスしても元の順序通りにコー
ドやデータを読み出すことができるメモリ、及びメモリ
にコード／データを格納する方法に関する。
ステムなどの情報処理装置に用いられるメモリ及びメモ
リにコード／データを格納する方法に係り、特に、逐次
実行型でグレイ・コード体系のアドレッシングを行うタ
イプのプロセッサがアクセスするメモリ、及びメモリに
コード／データを格納する方法に関する。更に詳しく
は、逐次実行型のプロセッサがグレイ・コード体系のア
ドレスに従って逐次アクセスしても元の順序通りにコー
ドやデータを読み出すことができるメモリ、及びメモリ
にコード／データを格納する方法に関する。
【０００２】
【従来の技術】昨今の技術革新に伴い、ホスト／メイン
フレーム、ワークステーション、一般消費者向けのパー
ソナル・コンピュータなど、各種コンピュータ・システ
ムが開発・製造され、広範に普及してきている。
フレーム、ワークステーション、一般消費者向けのパー
ソナル・コンピュータなど、各種コンピュータ・システ
ムが開発・製造され、広範に普及してきている。
【０００３】このようなコンピュータ・システムの基本
構造は、所定の処理を実行するプロセッサと、このプロ
セッサが利用するメモリである。すなわち、プロセッサ
は、自身のローカルにメモリを備えており、このメモリ
に自身が実行するプログラム・コードや実行データを一
時的に格納し、処理ステップ毎にメモリにアクセスして
コードを読み出したり実行データを書き込んだりする。
プロセッサとメモリの間は、通常、メモリ・バスによっ
て相互接続されており、プロセッサはメモリ・バス上に
アドレスを伝送することによって、メモリ上のアクセス
場所を指定するようになっている。
構造は、所定の処理を実行するプロセッサと、このプロ
セッサが利用するメモリである。すなわち、プロセッサ
は、自身のローカルにメモリを備えており、このメモリ
に自身が実行するプログラム・コードや実行データを一
時的に格納し、処理ステップ毎にメモリにアクセスして
コードを読み出したり実行データを書き込んだりする。
プロセッサとメモリの間は、通常、メモリ・バスによっ
て相互接続されており、プロセッサはメモリ・バス上に
アドレスを伝送することによって、メモリ上のアクセス
場所を指定するようになっている。
【０００４】但し、メモリは記憶容量当りの単価が比較
的高価などの理由から、コンピュータ・システムのメモ
リ資源は一般的に有限である。このため、コンピュータ
・システムはハード・ディスクなどの大容量で且つ容量
当りの単価も安価な記憶装置を備え、メモリとディスク
との間では必要に応じて適宜コード／データの入れ替
え、すなわちスワッピングが行われる。
的高価などの理由から、コンピュータ・システムのメモ
リ資源は一般的に有限である。このため、コンピュータ
・システムはハード・ディスクなどの大容量で且つ容量
当りの単価も安価な記憶装置を備え、メモリとディスク
との間では必要に応じて適宜コード／データの入れ替
え、すなわちスワッピングが行われる。
【０００５】メモリ空間にコードやデータを割り振るた
めのアドレッシングには様々な方式が考えられよう。現
在のコンピュータ科学の分野では、十進数で昇順に整列
したアドレスをそのまま二進数で表現したバイナリ・コ
ード体系が最も一般的となっている。
めのアドレッシングには様々な方式が考えられよう。現
在のコンピュータ科学の分野では、十進数で昇順に整列
したアドレスをそのまま二進数で表現したバイナリ・コ
ード体系が最も一般的となっている。
【０００６】他方、今日のコンピュータ・システム内に
用いられる殆どのプロセッサは、逐次実行型であり、メ
モリにアクセスするアドレスには連続性がある。すなわ
ち、プロセッサが実行するプログラム・コードは、通常
は実行される順序に従って記述されており、プロセッサ
は、例えば昇順にアドレスを連続的に発生することによ
って、ソース・プログラムの順序通りに各コードを取得
することができる。アドレスは、例えば、プロセッサ・
チップ内に装備されたアドレス・ジェネレータが発生す
るようになっている。
用いられる殆どのプロセッサは、逐次実行型であり、メ
モリにアクセスするアドレスには連続性がある。すなわ
ち、プロセッサが実行するプログラム・コードは、通常
は実行される順序に従って記述されており、プロセッサ
は、例えば昇順にアドレスを連続的に発生することによ
って、ソース・プログラムの順序通りに各コードを取得
することができる。アドレスは、例えば、プロセッサ・
チップ内に装備されたアドレス・ジェネレータが発生す
るようになっている。
【０００７】ところが、バイナリ・コード表現されたメ
モリ空間に対して順序通りにアドレス出力する場合には
ビット・トランジションの問題があることが、従来より
指摘されている。既に述べたように、バイナリ・コード
は、十進数の並びに従って各数値（アドレス値）をバイ
ナリ表現したに過ぎず、ビット・トランジションについ
ては全く考慮されていない。
モリ空間に対して順序通りにアドレス出力する場合には
ビット・トランジションの問題があることが、従来より
指摘されている。既に述べたように、バイナリ・コード
は、十進数の並びに従って各数値（アドレス値）をバイ
ナリ表現したに過ぎず、ビット・トランジションについ
ては全く考慮されていない。
【０００８】ビット・トランジションの問題を、例えば
図３を参照しながら以下に説明する。図３は、１６ビッ
トのバイナリ・コード・アドレス空間を先頭０００００
０００００００００００番地から２０ｈ個だけ書き出し
たものであり、右欄には１６進表現を併記している。例
えばアドレスが００００００００００００００００番地
から０００００００００００００００１番地に進むとき
には、第１桁（ＬＳＢ：Least Significant Bit）でビ
ット・トランジションが発生する。次いで、０００００
０００００００００１０番地に進むときには、第１及び
第２桁の合計２ビットにおいてビット・トランジション
が発生する。例えば第０番目のアドレスから第３２番目
のアドレスまでの連続性を以てアクセスが進行した場合
には、合計３２ビットものビット・トランジションが発
生することになる。ビット・トランジションの内訳は、
第１桁から順に、１６，８，４，２，１であり、特にＬ
ＳＢに近い程トランジションの発生は顕著であることが
分かる。
図３を参照しながら以下に説明する。図３は、１６ビッ
トのバイナリ・コード・アドレス空間を先頭０００００
０００００００００００番地から２０ｈ個だけ書き出し
たものであり、右欄には１６進表現を併記している。例
えばアドレスが００００００００００００００００番地
から０００００００００００００００１番地に進むとき
には、第１桁（ＬＳＢ：Least Significant Bit）でビ
ット・トランジションが発生する。次いで、０００００
０００００００００１０番地に進むときには、第１及び
第２桁の合計２ビットにおいてビット・トランジション
が発生する。例えば第０番目のアドレスから第３２番目
のアドレスまでの連続性を以てアクセスが進行した場合
には、合計３２ビットものビット・トランジションが発
生することになる。ビット・トランジションの内訳は、
第１桁から順に、１６，８，４，２，１であり、特にＬ
ＳＢに近い程トランジションの発生は顕著であることが
分かる。
【０００９】ビット・トランジションに応じてアドレス
・ジェネレータのアドレス端子における消費電力が増加
するという性質があることは、当業界では既に知られて
いる。また、プログラム・コードやデータには局所性、
連続性があるという経験的原理も、当業界では広く知ら
れている。すなわち、連続したアドレスへのアクセスが
頻繁に行われるため、アドレス端子ひいてはプロセッサ
全体の消費電力を増加させる結果を招来してしまう訳で
ある。
・ジェネレータのアドレス端子における消費電力が増加
するという性質があることは、当業界では既に知られて
いる。また、プログラム・コードやデータには局所性、
連続性があるという経験的原理も、当業界では広く知ら
れている。すなわち、連続したアドレスへのアクセスが
頻繁に行われるため、アドレス端子ひいてはプロセッサ
全体の消費電力を増加させる結果を招来してしまう訳で
ある。
【００１０】局所性及び連続性の原理下で動作するコン
ピュータ・システムにおいて、ビット・トランジション
の問題を解決するための１つの手法としては、アドレス
表現をバイナリ・コード体系からグレイ・コード体系に
変換することが挙げられよう。
ピュータ・システムにおいて、ビット・トランジション
の問題を解決するための１つの手法としては、アドレス
表現をバイナリ・コード体系からグレイ・コード体系に
変換することが挙げられよう。
【００１１】ここで、グレイ・コード体系について、図
４を参照しながら説明しておく。図４には、１６ビット
のバイナリ・コード・アドレス空間を先頭００００００
００００００００００番地から２０ｈ個だけ書き出して
おり、その右欄には１６進表現を併記している。グレイ
・コードは、交番２進コード、又はサイクリック・コー
ドとも呼ばれ、通常のバイナリ表現で同じものが並んで
いるときには０、異なっているときには１とすることに
より生成される。グレイ・コードは、アドレスの連続的
な進行に従ったビット・トランジションが最小となるよ
うに表現されたコード体系であり、例えば第０番目のア
ドレスから第３２番目のアドレスまでの連続性のあるア
クセスが進行した場合には合計１６ビットのビット・ト
ランジションしか発生しない。ビット・トランジション
の内訳は、第１桁から順に、８，４，２，１，１であ
る。
４を参照しながら説明しておく。図４には、１６ビット
のバイナリ・コード・アドレス空間を先頭００００００
００００００００００番地から２０ｈ個だけ書き出して
おり、その右欄には１６進表現を併記している。グレイ
・コードは、交番２進コード、又はサイクリック・コー
ドとも呼ばれ、通常のバイナリ表現で同じものが並んで
いるときには０、異なっているときには１とすることに
より生成される。グレイ・コードは、アドレスの連続的
な進行に従ったビット・トランジションが最小となるよ
うに表現されたコード体系であり、例えば第０番目のア
ドレスから第３２番目のアドレスまでの連続性のあるア
クセスが進行した場合には合計１６ビットのビット・ト
ランジションしか発生しない。ビット・トランジション
の内訳は、第１桁から順に、８，４，２，１，１であ
る。
【００１２】このように、プロセッサは、グレイ・コー
ド体系でアドレス出力を行うことにより、メモリに対し
連続性のあるアクセスを行った場合のビット・トランジ
ションを減少させて、アドレス端子における消費電力を
低減させることができる。
ド体系でアドレス出力を行うことにより、メモリに対し
連続性のあるアクセスを行った場合のビット・トランジ
ションを減少させて、アドレス端子における消費電力を
低減させることができる。
【００１３】しかしながら、プロセッサ側のアドレス・
ジェネレータをグレイ・コード体系に変更しただけで
は、本来のプログラム・コードの実行順序が乱れてしま
う、という新たな問題を伴ってしまう。
ジェネレータをグレイ・コード体系に変更しただけで
は、本来のプログラム・コードの実行順序が乱れてしま
う、という新たな問題を伴ってしまう。
【００１４】この実行順序の乱れ（Disorder）の問題を
図５を用いて説明する。図５中の参照番号２１が付され
た欄は、時間の推移に従って期待されるインストラクシ
ョンの順序を示している。同欄に示すように、ソース・
プログラム・コード上は、ｉｎｓｔ００，ｉｎｓｔ０
１，ｉｎｓｔ０２，ｉｎｓｔ０３，ｉｎｓｔ０４，ｉｎ
ｓｔ０５，…の順にインストラクションが読み出される
ことが期待されている。メモリには、このような実行順
序に従って、各インストラクションには００００ｈ，０
００１，０００２ｈ，０００３ｈ，０００４ｈ，０００
５ｈ…といった具合に、バイナリ表現されたアドレスが
連続的に割り振られている。
図５を用いて説明する。図５中の参照番号２１が付され
た欄は、時間の推移に従って期待されるインストラクシ
ョンの順序を示している。同欄に示すように、ソース・
プログラム・コード上は、ｉｎｓｔ００，ｉｎｓｔ０
１，ｉｎｓｔ０２，ｉｎｓｔ０３，ｉｎｓｔ０４，ｉｎ
ｓｔ０５，…の順にインストラクションが読み出される
ことが期待されている。メモリには、このような実行順
序に従って、各インストラクションには００００ｈ，０
００１，０００２ｈ，０００３ｈ，０００４ｈ，０００
５ｈ…といった具合に、バイナリ表現されたアドレスが
連続的に割り振られている。
【００１５】これに対し、同図中の参照番号２２が付さ
れた欄には、グレイ・コード体系に従ったアドレス・ジ
ェネレータが連続出力したときのアドレス値を時間の推
移に従って示している。同欄に示すように、アドレス・
ジェネレータは、００００ｈ，０００１ｈ，０００３
ｈ，０００２ｈ，０００６ｈ，０００７ｈ，…の順でア
ドレスを出力する。元のバイナリ・コード表現されたア
ドレスに従ってメモリ上にプログラム・コードを格納し
ていたならば、ｉｎｓｔ００，ｉｎｓｔ０１，ｉｎｓｔ
０３，ｉｎｓｔ０２，ｉｎｓｔ０６，ｉｎｓｔ０７，…
の順に読み出されることになる。これは明らかにコード
の実行順序が乱れている。
れた欄には、グレイ・コード体系に従ったアドレス・ジ
ェネレータが連続出力したときのアドレス値を時間の推
移に従って示している。同欄に示すように、アドレス・
ジェネレータは、００００ｈ，０００１ｈ，０００３
ｈ，０００２ｈ，０００６ｈ，０００７ｈ，…の順でア
ドレスを出力する。元のバイナリ・コード表現されたア
ドレスに従ってメモリ上にプログラム・コードを格納し
ていたならば、ｉｎｓｔ００，ｉｎｓｔ０１，ｉｎｓｔ
０３，ｉｎｓｔ０２，ｉｎｓｔ０６，ｉｎｓｔ０７，…
の順に読み出されることになる。これは明らかにコード
の実行順序が乱れている。
【００１６】
【発明が解決しようとする課題】本発明の目的は、コン
ピュータ・システムなどの情報処理装置に用いられる優
れたメモリ及びメモリにコード／データを格納する方法
を提供することにある。
ピュータ・システムなどの情報処理装置に用いられる優
れたメモリ及びメモリにコード／データを格納する方法
を提供することにある。
【００１７】本発明の更なる目的は、逐次実行型でグレ
イ・コード体系のアドレッシングを行うタイプのプロセ
ッサがアクセスする優れたメモリ、及びメモリにコード
／データを格納する方法を提供することにある。
イ・コード体系のアドレッシングを行うタイプのプロセ
ッサがアクセスする優れたメモリ、及びメモリにコード
／データを格納する方法を提供することにある。
【００１８】本発明の更なる目的は、逐次実行型のプロ
セッサがグレイ・コード体系のアドレスに従って逐次ア
クセスしても元の順序通りにコードやデータを読み出す
ことができる優れたメモリ、及びメモリにコード／デー
タを格納する方法を提供することにある。
セッサがグレイ・コード体系のアドレスに従って逐次ア
クセスしても元の順序通りにコードやデータを読み出す
ことができる優れたメモリ、及びメモリにコード／デー
タを格納する方法を提供することにある。
【００１９】
【課題を解決するための手段及び作用】本発明は、上記
課題を参酌してなされたものであり、その第１の側面
は、逐次実行型でグレイ・コード体系のアドレッシング
を行うタイプのプロセッサがアクセスするメモリであっ
て、バイナリ・コード体系のアドレスの順序に従って、
各コード／データにグレイ・コード表現されたアドレス
を連続的に割り振ったことを特徴とするメモリである。
課題を参酌してなされたものであり、その第１の側面
は、逐次実行型でグレイ・コード体系のアドレッシング
を行うタイプのプロセッサがアクセスするメモリであっ
て、バイナリ・コード体系のアドレスの順序に従って、
各コード／データにグレイ・コード表現されたアドレス
を連続的に割り振ったことを特徴とするメモリである。
【００２０】また、本発明の第２の側面は、逐次実行型
でグレイ・コード体系のアドレッシングを行うタイプの
プロセッサがアクセスするメモリであって、バイナリ・
コード体系のアドレス順に整列されたコード／データ
を、グレイ・コード体系のアドレス順に再整列させて格
納したことを特徴とするメモリである。
でグレイ・コード体系のアドレッシングを行うタイプの
プロセッサがアクセスするメモリであって、バイナリ・
コード体系のアドレス順に整列されたコード／データ
を、グレイ・コード体系のアドレス順に再整列させて格
納したことを特徴とするメモリである。
【００２１】また、本発明の第３の側面は、バイナリ・
コード体系のアドレスで整列されたコード／データをグ
レイ・コード体系のアドレスに変換してメモリに格納す
る方法であって、バイナリ・コード体系のアドレスの順
序に従って、各コード／データにグレイ・コード表現さ
れたアドレスを連続的に割り振ることを特徴とするメモ
リにコード／データを格納する方法である。
コード体系のアドレスで整列されたコード／データをグ
レイ・コード体系のアドレスに変換してメモリに格納す
る方法であって、バイナリ・コード体系のアドレスの順
序に従って、各コード／データにグレイ・コード表現さ
れたアドレスを連続的に割り振ることを特徴とするメモ
リにコード／データを格納する方法である。
【００２２】また、本発明の第４の側面は、バイナリ・
コード体系のアドレスで整列されたコード／データをグ
レイ・コード体系のアドレスに変換してメモリに格納す
る方法であって、バイナリ・コード体系のアドレス順に
整列されたコード／データを、グレイ・コード体系のア
ドレス順に再整列させて格納することを特徴とするメモ
リにコード／データを格納する方法である。
コード体系のアドレスで整列されたコード／データをグ
レイ・コード体系のアドレスに変換してメモリに格納す
る方法であって、バイナリ・コード体系のアドレス順に
整列されたコード／データを、グレイ・コード体系のア
ドレス順に再整列させて格納することを特徴とするメモ
リにコード／データを格納する方法である。
【００２３】また、本発明の第５の側面は、バイナリ・
コード体系のアドレスで整列されたコード／データをグ
レイ・コード体系のアドレスに変換してメモリに格納す
る方法であって、他の記憶装置からバイナリ・コード表
現されたアドレスの順にコード／データを読み出すステ
ップと、読み出した各コード／データに対して、グレイ
・コード表現されたアドレスを順番に割り振るステップ
と、割り振られたグレイ・コード・アドレスに従ってコ
ード／データを格納するステップと、を具備することを
特徴とするメモリにコード／データを格納する方法であ
る。
コード体系のアドレスで整列されたコード／データをグ
レイ・コード体系のアドレスに変換してメモリに格納す
る方法であって、他の記憶装置からバイナリ・コード表
現されたアドレスの順にコード／データを読み出すステ
ップと、読み出した各コード／データに対して、グレイ
・コード表現されたアドレスを順番に割り振るステップ
と、割り振られたグレイ・コード・アドレスに従ってコ
ード／データを格納するステップと、を具備することを
特徴とするメモリにコード／データを格納する方法であ
る。
【００２４】しかして、本発明に係るメモリ及びメモリ
にコード／データを格納する方法によれば、元のバイナ
リ・コード体系でアドレッシングされたコード／データ
は、グレイ・コード体系にアドレス変換した後にも、元
の順序や連続性が失われない形態でメモリに格納される
ことになる。したがって、逐次実行型のプロセッサは、
グレイ・コード体系のアドレスに従って連続的にアドレ
ス出力を行えば、元の実行順序通りにコードやアクセス
を読み出すことができる。また、アドレスをグレイ・コ
ード表現することによって、連続性があるアドレスにア
クセスする際にはアクセス・ジェネレータの消費電力を
低減することもできる。
にコード／データを格納する方法によれば、元のバイナ
リ・コード体系でアドレッシングされたコード／データ
は、グレイ・コード体系にアドレス変換した後にも、元
の順序や連続性が失われない形態でメモリに格納される
ことになる。したがって、逐次実行型のプロセッサは、
グレイ・コード体系のアドレスに従って連続的にアドレ
ス出力を行えば、元の実行順序通りにコードやアクセス
を読み出すことができる。また、アドレスをグレイ・コ
ード表現することによって、連続性があるアドレスにア
クセスする際にはアクセス・ジェネレータの消費電力を
低減することもできる。
【００２５】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
【００２６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。
の実施例を詳解する。
【００２７】図１には、本発明を実現するのにコンピュ
ータ・システム１００の構成及び動作特性を模式的に示
している。なお、コンピュータ・システム１００を構成
するためには、図１に示した以外にも多くの電気回路等
が必要である。但し、これらは当業者には周知であり、
また、本発明の要旨を構成するものではないので、本明
細書中では省略している。また、図面の錯綜を回避する
ため、図中の各ハードウェア・ブロック間の接続も一部
しか図示していない点を了承されたい。
ータ・システム１００の構成及び動作特性を模式的に示
している。なお、コンピュータ・システム１００を構成
するためには、図１に示した以外にも多くの電気回路等
が必要である。但し、これらは当業者には周知であり、
また、本発明の要旨を構成するものではないので、本明
細書中では省略している。また、図面の錯綜を回避する
ため、図中の各ハードウェア・ブロック間の接続も一部
しか図示していない点を了承されたい。
【００２８】図１に示すように、コンピュータ・システ
ム１００は、プロセッサ９と、メモリ１０と、外部記憶
装置７とを含んでいる。
ム１００は、プロセッサ９と、メモリ１０と、外部記憶
装置７とを含んでいる。
【００２９】プロセッサ９は、所定の処理を実行するた
めの演算ユニットであり、いわゆるＭＰＵ（Micro Porc
essing Unit）の他に、デジタル信号プロセッサ（ＤＳ
Ｐ）などがこれに該当する。プロセッサ９は、所定の処
理を実行するための実行ユニット３の他に、アドレス生
成機能を含んでいる。
めの演算ユニットであり、いわゆるＭＰＵ（Micro Porc
essing Unit）の他に、デジタル信号プロセッサ（ＤＳ
Ｐ）などがこれに該当する。プロセッサ９は、所定の処
理を実行するための実行ユニット３の他に、アドレス生
成機能を含んでいる。
【００３０】本実施例のアドレス生成機能は、バイナリ
・コード整列アドレス・カウンタ１と、バイナリ／グレ
イ変換論理回路２とで構成される。バイナリ・コード整
列アドレス・カウンタ１は、バイナリ・コード表現され
た連続アドレスを出力するためのものである。連続した
アドレスを出力するのは、プログラム・コードの連続性
の原理に依拠する。バイナリ・コード整列アドレス・カ
ウンタ１が発生するアドレスは、アドレス・バス４経由
でバイナリ／グレイ変換論理回路２に伝送される。バイ
ナリ／グレイ変換論理回路２は、受け取ったバイナリ・
コード体系のアドレスをグレイ・コード体系のアドレス
に変換するためのユニットである。バイナリ／グレイ変
換論理回路２が出力するグレイ・コード・アドレスは、
アドレス・バス５経由でメモリ１０に供給される。
・コード整列アドレス・カウンタ１と、バイナリ／グレ
イ変換論理回路２とで構成される。バイナリ・コード整
列アドレス・カウンタ１は、バイナリ・コード表現され
た連続アドレスを出力するためのものである。連続した
アドレスを出力するのは、プログラム・コードの連続性
の原理に依拠する。バイナリ・コード整列アドレス・カ
ウンタ１が発生するアドレスは、アドレス・バス４経由
でバイナリ／グレイ変換論理回路２に伝送される。バイ
ナリ／グレイ変換論理回路２は、受け取ったバイナリ・
コード体系のアドレスをグレイ・コード体系のアドレス
に変換するためのユニットである。バイナリ／グレイ変
換論理回路２が出力するグレイ・コード・アドレスは、
アドレス・バス５経由でメモリ１０に供給される。
【００３１】グレイ・コードは、交番２進コード、又は
サイクリック・コードとも呼ばれ、通常のバイナリ表現
で同じものが並んでいるときには０、異なっているとき
には１とすることにより生成される。図２には、バイナ
リ／グレイ変換論理回路２の一例を模式的に示してい
る。同図に示すように、このバイナリ／グレイ変換論理
回路２は、１５個の排他的論理和演算器ＸＯＲ２−ａ，
２−ｂ，…を含み、バイナリ・コード表現された１６ビ
ットのアドレスを受け取って、グレイ・コード表現され
た１６ビットのアドレスを出力するようになっている。
各ＸＯＲ２−ａ…は、隣接する２個のバイナリ・コード
・アドレス・ビットを入力に持ち、その出力を対応する
桁のグレイ・コード・アドレス・ビットとしている。グ
レイ・コードは、アドレスの連続的な進行に従ったビッ
ト・トランジションが最小となるように表現されたコー
ド体系である点に留意されたい。
サイクリック・コードとも呼ばれ、通常のバイナリ表現
で同じものが並んでいるときには０、異なっているとき
には１とすることにより生成される。図２には、バイナ
リ／グレイ変換論理回路２の一例を模式的に示してい
る。同図に示すように、このバイナリ／グレイ変換論理
回路２は、１５個の排他的論理和演算器ＸＯＲ２−ａ，
２−ｂ，…を含み、バイナリ・コード表現された１６ビ
ットのアドレスを受け取って、グレイ・コード表現され
た１６ビットのアドレスを出力するようになっている。
各ＸＯＲ２−ａ…は、隣接する２個のバイナリ・コード
・アドレス・ビットを入力に持ち、その出力を対応する
桁のグレイ・コード・アドレス・ビットとしている。グ
レイ・コードは、アドレスの連続的な進行に従ったビッ
ト・トランジションが最小となるように表現されたコー
ド体系である点に留意されたい。
【００３２】プロセッサ９は、上記以外にも、処理を記
述したマイクロコードＲＯＭや入出力用のレジスタなど
各種ハードウェア・モジュールを含んでいるが、ここで
は説明を省略する。
述したマイクロコードＲＯＭや入出力用のレジスタなど
各種ハードウェア・モジュールを含んでいるが、ここで
は説明を省略する。
【００３３】メモリ１０は、プロセッサ９のローカルに
配置されている。すなわち、メモリ１０とプロセッサ９
の間は、アドレス・バス（本実施例では１６ビット）５
と、データ・バス（本実施例では１６ビット）６とで接
続されており、プロセッサ９はアドレス・バス５を介し
てアクセス先のアドレスを指定し、メモリ１０はデータ
・バス８を介してアドレスに該当する記憶場所のコード
／データを返すようになっている。メモリ１０は、メモ
リ１０は、例えば１以上のＤＲＡＭ（ダイナミックＲＡ
Ｍ）チップやＳＲＡＭ（スタティックＲＡＭ）チップで
構成される。メモリ１０は、後述するコード／データ格
納方式によりグレイ・コード体系に従うメモリ空間を備
えているという点に充分留意されたい。
配置されている。すなわち、メモリ１０とプロセッサ９
の間は、アドレス・バス（本実施例では１６ビット）５
と、データ・バス（本実施例では１６ビット）６とで接
続されており、プロセッサ９はアドレス・バス５を介し
てアクセス先のアドレスを指定し、メモリ１０はデータ
・バス８を介してアドレスに該当する記憶場所のコード
／データを返すようになっている。メモリ１０は、メモ
リ１０は、例えば１以上のＤＲＡＭ（ダイナミックＲＡ
Ｍ）チップやＳＲＡＭ（スタティックＲＡＭ）チップで
構成される。メモリ１０は、後述するコード／データ格
納方式によりグレイ・コード体系に従うメモリ空間を備
えているという点に充分留意されたい。
【００３４】外部記憶装置７は、コンピュータ・システ
ム１００に対してソース・プログラム・コードを供給す
るための大容量記憶装置であり、その一例はハード・デ
ィスクである。但し、最近の技術の進歩等に伴い、外部
記憶装置７は、ＣＤ−ＲＯＭドライブなどの他のメディ
アであってもよい。あるいは、システム１００自身がそ
なえたローカル・ディスクである必要はなく、ネットワ
ーク経由でアクセス可能な他のコンピュータ・システム
に接続されたリモート・ディスクであってもよい。外部
記憶装置７上の空間はバイナリ・コード体系に従ってい
る。また、ソース・プログラム・コードの実行は、連続
性の原理に従うものとする。
ム１００に対してソース・プログラム・コードを供給す
るための大容量記憶装置であり、その一例はハード・デ
ィスクである。但し、最近の技術の進歩等に伴い、外部
記憶装置７は、ＣＤ−ＲＯＭドライブなどの他のメディ
アであってもよい。あるいは、システム１００自身がそ
なえたローカル・ディスクである必要はなく、ネットワ
ーク経由でアクセス可能な他のコンピュータ・システム
に接続されたリモート・ディスクであってもよい。外部
記憶装置７上の空間はバイナリ・コード体系に従ってい
る。また、ソース・プログラム・コードの実行は、連続
性の原理に従うものとする。
【００３５】外部記憶装置７上のプログラム・コード
は、バス１６／１７経由でメモリ１０にロードされる。
外部記憶装置７からメモリ１０へのコード／データ転送
方式は、ＤＭＡ転送、プログラマブルＩ／Ｏ転送、ある
いは他の転送方式であってもよい。
は、バス１６／１７経由でメモリ１０にロードされる。
外部記憶装置７からメモリ１０へのコード／データ転送
方式は、ＤＭＡ転送、プログラマブルＩ／Ｏ転送、ある
いは他の転送方式であってもよい。
【００３６】本実施例において特徴的なのは、外部記憶
装置７とメモリ１０間の転送経路にアドレス再整列化器
８が配設されている点である。アドレス再整列化器８
は、ソース・プログラム中の各コードが持つバイナリ・
コード・アドレスをバイナリ・コード・アドレスに変換
して、各コードを再整列化するためのものであり、アド
レス再整列化器８によってメモリ１０上のメモリ空間は
バイナリ・コード表現される。例えば、図１中の参照番
号１３で示すように、ソース・プログラムがｉｎｓｔ
０，ｉｎｓｔ２，ｉｎｓｔ３，ｉｎｓｔ４，ｉｎｓｔ
５，ｉｎｓｔ６，…の順で各インストラクションを含ん
でいるとすると、同図の参照番号１４で示すように、ア
ドレス再整列化器８によってｉｎｓｔ０，ｉｎｓｔ１，
ｉｎｓｔ３，ｉｎｓｔ２，ｉｎｓｔ７，ｉｎｓｔ６，ｉ
ｎｓｔ４，…のように並べ変えられて、メモリ１０上に
格納される。
装置７とメモリ１０間の転送経路にアドレス再整列化器
８が配設されている点である。アドレス再整列化器８
は、ソース・プログラム中の各コードが持つバイナリ・
コード・アドレスをバイナリ・コード・アドレスに変換
して、各コードを再整列化するためのものであり、アド
レス再整列化器８によってメモリ１０上のメモリ空間は
バイナリ・コード表現される。例えば、図１中の参照番
号１３で示すように、ソース・プログラムがｉｎｓｔ
０，ｉｎｓｔ２，ｉｎｓｔ３，ｉｎｓｔ４，ｉｎｓｔ
５，ｉｎｓｔ６，…の順で各インストラクションを含ん
でいるとすると、同図の参照番号１４で示すように、ア
ドレス再整列化器８によってｉｎｓｔ０，ｉｎｓｔ１，
ｉｎｓｔ３，ｉｎｓｔ２，ｉｎｓｔ７，ｉｎｓｔ６，ｉ
ｎｓｔ４，…のように並べ変えられて、メモリ１０上に
格納される。
【００３７】アドレス再整列化器８は、ハードウェアに
よってもソフトウェアによっても実装可能である。前者
の場合、その構成は図２に示したものと略同一である。
また、後者の場合の一例を疑似コードの形態で以下に示
しておく。
よってもソフトウェアによっても実装可能である。前者
の場合、その構成は図２に示したものと略同一である。
また、後者の場合の一例を疑似コードの形態で以下に示
しておく。
【００３８】
【数１】 G(N) = B(N) … … … … … G(n) = B(n) xor B(n+1) G(n-1) = B(n-1) xor B(n) … … … … … G(0) = B(0) {但し、G(N)はグレイ・コード・アドレスのＮ番目（Ｍ
ＳＢ）のビットであり、G(n)はグレイ・コード・アドレ
スのｎ番目のビットであり、G(0)はグレイ・コード・ア
ドレスの０番目（ＬＳＢ）のビットである。B(N)はバイ
ナリ・コード・アドレスのＮ番目のビットであり、B(n)
はバイナリ・コード・アドレスのｎ番目のビットであ
り、B(0)はバイナリ・コード・アドレスの０番目のビッ
トである。}
ＳＢ）のビットであり、G(n)はグレイ・コード・アドレ
スのｎ番目のビットであり、G(0)はグレイ・コード・ア
ドレスの０番目（ＬＳＢ）のビットである。B(N)はバイ
ナリ・コード・アドレスのＮ番目のビットであり、B(n)
はバイナリ・コード・アドレスのｎ番目のビットであ
り、B(0)はバイナリ・コード・アドレスの０番目のビッ
トである。}
【００３９】次いで、このコンピュータ・システム１０
０上でのプロセッサ９の動作特性を説明する。但し、プ
ロセッサ９によるソース・プログラムの実行は、連続性
の原理に従うものとする。
０上でのプロセッサ９の動作特性を説明する。但し、プ
ロセッサ９によるソース・プログラムの実行は、連続性
の原理に従うものとする。
【００４０】バイナリ・コード整列アドレス・カウンタ
１は、図１中の参照番号１１で示すように、０００１
ｈ，０００２ｈ，０００３ｈ，０００４ｈ，０００５
ｈ，０００６ｈ，…といった具合に、連続性が保たれた
アドレスを順次出力する。
１は、図１中の参照番号１１で示すように、０００１
ｈ，０００２ｈ，０００３ｈ，０００４ｈ，０００５
ｈ，０００６ｈ，…といった具合に、連続性が保たれた
アドレスを順次出力する。
【００４１】バイナリ／グレイ変換論理回路２は、バイ
ナリ・コード整列アドレス・カウンタ１から受け取った
バイナリ・コード・アドレスを逐次グレイ・コード・ア
ドレスに変換する。この結果、メモリ１０には、アドレ
ス・バス５経由で、００００ｈ，０００１ｈ，０００３
ｈ，０００２ｈ，０００６ｈ，０００７ｈ，０００５
ｈ，…の順番で、アドレスが供給される。バイナリ／グ
レイ変換論理回路２はグレイ・コード体系でアドレス出
力を行うので、メモリ１０に対し連続性のあるアクセス
を行ってもビット・トランジションは最小である。した
がって、アドレス端子における消費電力を低減させるこ
とができる。
ナリ・コード整列アドレス・カウンタ１から受け取った
バイナリ・コード・アドレスを逐次グレイ・コード・ア
ドレスに変換する。この結果、メモリ１０には、アドレ
ス・バス５経由で、００００ｈ，０００１ｈ，０００３
ｈ，０００２ｈ，０００６ｈ，０００７ｈ，０００５
ｈ，…の順番で、アドレスが供給される。バイナリ／グ
レイ変換論理回路２はグレイ・コード体系でアドレス出
力を行うので、メモリ１０に対し連続性のあるアクセス
を行ってもビット・トランジションは最小である。した
がって、アドレス端子における消費電力を低減させるこ
とができる。
【００４２】メモリ１０は、指定されたアドレスに該当
する記憶場所のコード／データを、データ・バス６経由
でプロセッサ９に返すようになっている。この結果、実
行ユニット３には、ｉｎｓｔ０，ｉｎｓｔ１，ｉｎｓｔ
２，ｉｎｓｔ３，ｉｎｓｔ４，ｉｎｓｔ５，…の順でコ
ードが供給されることになる。ソース・コードの連続性
が担保されている点を充分理解されたい。
する記憶場所のコード／データを、データ・バス６経由
でプロセッサ９に返すようになっている。この結果、実
行ユニット３には、ｉｎｓｔ０，ｉｎｓｔ１，ｉｎｓｔ
２，ｉｎｓｔ３，ｉｎｓｔ４，ｉｎｓｔ５，…の順でコ
ードが供給されることになる。ソース・コードの連続性
が担保されている点を充分理解されたい。
【００４３】追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。すなわち、例示という形態で本発明を開示
してきたのであり、限定的に解釈されるべきではない。
本発明の要旨を判断するためには、冒頭に記載した特許
請求の範囲の欄を参酌すべきである。
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。すなわち、例示という形態で本発明を開示
してきたのであり、限定的に解釈されるべきではない。
本発明の要旨を判断するためには、冒頭に記載した特許
請求の範囲の欄を参酌すべきである。
【００４４】
【発明の効果】以上詳記したように、本発明によれば、
コンピュータ・システムなどの情報処理装置に用いられ
る優れたメモリ及びメモリにコード／データを格納する
方法を提供することができる。
コンピュータ・システムなどの情報処理装置に用いられ
る優れたメモリ及びメモリにコード／データを格納する
方法を提供することができる。
【００４５】また、本発明によれば、逐次実行型でグレ
イ・コード体系のアドレッシングを行うタイプのプロセ
ッサがアクセスする優れたメモリ、及びメモリにコード
／データを格納する方法を提供することができる。
イ・コード体系のアドレッシングを行うタイプのプロセ
ッサがアクセスする優れたメモリ、及びメモリにコード
／データを格納する方法を提供することができる。
【００４６】また、本発明によれば、逐次実行型のプロ
セッサがグレイ・コード体系のアドレスに従って逐次ア
クセスしても元の順序通りにコードやデータを読み出す
ことができる優れたメモリ、及びメモリにコード／デー
タを格納する方法を提供することができる。
セッサがグレイ・コード体系のアドレスに従って逐次ア
クセスしても元の順序通りにコードやデータを読み出す
ことができる優れたメモリ、及びメモリにコード／デー
タを格納する方法を提供することができる。
【図１】図１は、本発明を実現するのに適した典型的な
パーソナル・コンピュータ（ＰＣ）１００のハードウェ
ア構成を模式的に示した図である。
パーソナル・コンピュータ（ＰＣ）１００のハードウェ
ア構成を模式的に示した図である。
【図２】図２は、バイナリ／グレイ変換論理回路２の一
例を示した図である。
例を示した図である。
【図３】図３は、１６ビットのバイナリ・コード・アド
レス空間を先頭００００００００００００００００番地
から２０ｈ個だけ書き出したものである。
レス空間を先頭００００００００００００００００番地
から２０ｈ個だけ書き出したものである。
【図４】図４は、１６ビットのグレイ・コード・アドレ
ス空間を先頭００００００００００００００００番地か
ら２０ｈ個だけ書き出したものである。
ス空間を先頭００００００００００００００００番地か
ら２０ｈ個だけ書き出したものである。
【図５】図５は、プロセッサのアドレッシング方式をグ
レイ・コード表現に置き換えたときに起こる実行順序の
乱れを図解した図である。
レイ・コード表現に置き換えたときに起こる実行順序の
乱れを図解した図である。
１…バイナリ・コード整列アドレス・カウンタ１、２…
バイナリ／グレイ変換論理回路、９…プロセッサ、１０
…メモリ、１００…コンピュータ・システム。
バイナリ／グレイ変換論理回路、９…プロセッサ、１０
…メモリ、１００…コンピュータ・システム。
Claims (5)
- 【請求項１】逐次実行型でグレイ・コード体系のアドレ
ッシングを行うタイプのプロセッサがアクセスするメモ
リであって、 バイナリ・コード体系のアドレスの順序に従って、各コ
ード／データにグレイ・コード表現されたアドレスを連
続的に割り振ったことを特徴とするメモリ。 - 【請求項２】逐次実行型でグレイ・コード体系のアドレ
ッシングを行うタイプのプロセッサがアクセスするメモ
リであって、 バイナリ・コード体系のアドレス順に整列されたコード
／データを、グレイ・コード体系のアドレス順に再整列
させて格納したことを特徴とするメモリ。 - 【請求項３】バイナリ・コード体系のアドレスで整列さ
れたコード／データをグレイ・コード体系のアドレスに
変換してメモリに格納する方法であって、 バイナリ・コード体系のアドレスの順序に従って、各コ
ード／データにグレイ・コード表現されたアドレスを連
続的に割り振ることを特徴とするメモリにコード／デー
タを格納する方法。 - 【請求項４】バイナリ・コード体系のアドレスで整列さ
れたコード／データをグレイ・コード体系のアドレスに
変換してメモリに格納する方法であって、 バイナリ・コード体系のアドレス順に整列されたコード
／データを、グレイ・コード体系のアドレス順に再整列
させて格納することを特徴とするメモリにコード／デー
タを格納する方法。 - 【請求項５】バイナリ・コード体系のアドレスで整列さ
れたコード／データをグレイ・コード体系のアドレスに
変換してメモリに格納する方法であって、 他の記憶装置からバイナリ・コード表現されたアドレス
の順にコード／データを読み出すステップと、 読み出した各コード／データに対して、グレイ・コード
表現されたアドレスを順番に割り振るステップと、 割り振られたグレイ・コード・アドレスに従ってコード
／データを格納するステップと、を具備することを特徴
とするメモリにコード／データを格納する方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144886A JPH11353225A (ja) | 1998-05-26 | 1998-05-26 | 逐次実行型でグレイ・コード体系のアドレッシングを行うタイプのプロセッサがアクセスするメモリ、及びメモリにコード／データを格納する方法 |
| US09/311,954 US6308249B1 (en) | 1998-05-26 | 1999-05-14 | Storing data in a grey code system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144886A JPH11353225A (ja) | 1998-05-26 | 1998-05-26 | 逐次実行型でグレイ・コード体系のアドレッシングを行うタイプのプロセッサがアクセスするメモリ、及びメモリにコード／データを格納する方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353225A true JPH11353225A (ja) | 1999-12-24 |
Family
ID=15372662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10144886A Pending JPH11353225A (ja) | 1998-05-26 | 1998-05-26 | 逐次実行型でグレイ・コード体系のアドレッシングを行うタイプのプロセッサがアクセスするメモリ、及びメモリにコード／データを格納する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6308249B1 (ja) |
| JP (1) | JPH11353225A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001243300A1 (en) * | 2000-02-28 | 2001-09-12 | University Of Maryland Baltimore County | Error mitigation system using line coding for optical wdm communications |
| US7365661B2 (en) * | 2002-11-14 | 2008-04-29 | Fyre Storm, Inc. | Power converter circuitry and method |
| US7019506B2 (en) * | 2002-11-14 | 2006-03-28 | Fyre Storm, Inc. | Charge-based switching power converter controller |
| US7254692B1 (en) * | 2004-03-02 | 2007-08-07 | Advanced Micro Devices, Inc. | Testing for operating life of a memory device with address cycling using a gray code sequence |
| US6934198B1 (en) | 2004-05-04 | 2005-08-23 | Xilinx, Inc. | First-in, first-out buffer system in an integrated circuit |
| US7254677B1 (en) | 2004-05-04 | 2007-08-07 | Xilinx, Inc. | First-in, first-out memory system with reduced cycle latency |
| US6937172B1 (en) | 2004-05-04 | 2005-08-30 | Xilinx, Inc. | Method and system for gray-coding counting |
| US20050278513A1 (en) | 2004-05-19 | 2005-12-15 | Aris Aristodemou | Systems and methods of dynamic branch prediction in a microprocessor |
| US7346739B1 (en) | 2004-11-19 | 2008-03-18 | Xilinx, Inc. | First-in-first-out memory system and method for providing same |
| US7359276B1 (en) | 2005-09-27 | 2008-04-15 | Xilinx, Inc. | Multi-port system for communication between processing elements |
| US8972816B2 (en) | 2012-03-22 | 2015-03-03 | Seagate Technology Llc | Servo grey code error correction |
| US11705173B1 (en) * | 2022-03-04 | 2023-07-18 | Micron Technology, Inc. | Address bits with reduced hamming distance |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4550431A (en) * | 1983-02-07 | 1985-10-29 | Pattern Processing Technologies, Inc. | Address sequencer for pattern processing system |
| CA1258923A (en) * | 1986-04-14 | 1989-08-29 | Robert A. Drebin | Methods and apparatus for imaging volume data |
| US4835712A (en) * | 1986-04-14 | 1989-05-30 | Pixar | Methods and apparatus for imaging volume data with shading |
| US5450363A (en) * | 1994-06-02 | 1995-09-12 | Intel Corporation | Gray coding for a multilevel cell memory system |
| US5737142A (en) * | 1995-03-31 | 1998-04-07 | Cirrus Logic, Inc. | Servo track address channel code for PR4 magnetic recording |
| US5633636A (en) * | 1995-10-02 | 1997-05-27 | Analog Devices, Inc. | Half-gray digital encoding method and circuitry |
| US5758192A (en) * | 1995-10-10 | 1998-05-26 | Xilinx, Inc. | FIFO memory system determining full empty using predetermined address segments and method for controlling same |
| US6127948A (en) * | 1998-06-17 | 2000-10-03 | Gurley Precision Instruments, Inc. | Bidirectional synthesis of pseudorandom sequences for arbitrary encoding resolutions |
-
1998
- 1998-05-26 JP JP10144886A patent/JPH11353225A/ja active Pending
-
1999
- 1999-05-14 US US09/311,954 patent/US6308249B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6308249B1 (en) | 2001-10-23 |
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