[go: up one dir, main page]

KR980011453A - 출력버퍼회로 - Google Patents

출력버퍼회로 Download PDF

Info

Publication number
KR980011453A
KR980011453A KR1019960029547A KR19960029547A KR980011453A KR 980011453 A KR980011453 A KR 980011453A KR 1019960029547 A KR1019960029547 A KR 1019960029547A KR 19960029547 A KR19960029547 A KR 19960029547A KR 980011453 A KR980011453 A KR 980011453A
Authority
KR
South Korea
Prior art keywords
output
data
pull
unit
pmos transistor
Prior art date
Application number
KR1019960029547A
Other languages
English (en)
Other versions
KR100206921B1 (ko
Inventor
김경생
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960029547A priority Critical patent/KR100206921B1/ko
Priority to US08/890,025 priority patent/US5796661A/en
Priority to JP9196031A priority patent/JP3032962B2/ja
Publication of KR980011453A publication Critical patent/KR980011453A/ko
Application granted granted Critical
Publication of KR100206921B1 publication Critical patent/KR100206921B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리장치의 출력버퍼회로에 관한 것으로서, 어드레스의 천이 및 리드된 데이타의 논리값에 따라 출력단자를 프리차지시킬 때, 풀-다운 트랜지스터와 풀-업 트랜지스터 및 소정폭의 펄스신호를 입력받는 풀-업 피모스트랜지스터를 구비하여 데이타의 출력 스피드를 개선하고 파워소모를 줄일 수 있는 출력버퍼회로에 관한 것이다.

Description

출력버퍼회로
제1도는 종래 출력버퍼회로의 구성도.
제2도는 제1도에서 어드레스 천이검출부의 상세도.
제3도는 제1도에 있어서 각 부의 파형도.
제4도는 본 발명의 기술에 의한 출력버퍼회로의 구성도.
제5도는 제4도에 있어서 각 부의 파형도.
* 도면의 주요 부분에 대한 부호의 설명.
10 : 어드레스 천이검출부 20 : 디코더
30 : 메모리 80 : 노아게이트
90 : 센스앰프 I1, I2, 103, 113, 121, 122 : 인버터
101, 102, 111, 112, 123 : 낸드게이트 131 : 피모스트랜지스터
132 : 엔모스트랜지스터 133 : 풀-업 피모스트랜지스터
134 : 풀-업 엔모스트랜지스터 135 : 풀-다운 피모스트랜지스터
본 발명은 반도체 메모리의 출력버퍼에 관한 것으로서, 특히 어드레스 천이검출신호에 따라 출력단자를 프리세트시킬 때 풀-다운 트랜지스터와 풀-업 트랜지스터를 이용함으로써, 데이타의 출력 스피드를 개선하고 파워소모를 줄일 수 있는 출력버퍼회로에 관한 것이다.
종래의 출력버퍼회로는 제1도에서 도시된 바와 같이, 어드레스의 천이를 검출하는 어드레스 천이검출부(10)와, 상기 어드레스를 디코딩하는 디코더(20)와, 그 디코더(20)가 지정하는 어드레스에 따라 셀들로부터 데이타를 리드하는 메모리(30)와, 상기 어드레스천이검출신호(ATD)와 제어신호(0)를 오아링하는 오아게이트(40)와, 상기 메모리(30)에서 리드된 데이타와 오아게이트(40)의 출력을 래치 및 연산하여 제어신호를 출력하는 래치부(40)와, 그 래치부(40)의 제어신호에 따라 데이타를 출력하는 데이타 출력부(50)와, 상기 어드레스 천이검출부(10)에서 천이검출신호(ATD)가 입력되는 동안 데이타 출력부(50)의 출력을 소정 레벨로 프리세팅하는 프리세트부(60)로 구성된다.
상기 어드레스 천이검출부(10)는 어드레스를 인버터(11-1, ..., 11-4)들로 순차 지연시키는 지연부(11)와, 그 지연부(11)의 출력과 상기 입력 어드레스를 배타적 논리합하여 어드레스 천이검출신호(ATD)를 출력하는 익스클루시브 오아게이트(12)로 구성된다.
상기 래치부(50)는 메모리(30)의 리드 데이타를 반전시켜 래치하는 인버터(51),(52)와, 그 인버터(51)의 출력과 상기 오아게이트(40)의 출력을 노아링하는 노아게이트(53)와, 상기 인버터(51)의 출력과 반전된 오아게이트(40)의 출력을 낸딩하는 낸드게이트(54)와, 노아게이트(53)와 낸드게이트(54)의 출력을 각각 반전시키는 인버터(55), (56)로 구성된다.
상기 프리세트부(60)는 전원단자(VCC)와 접지단자사이에 직렬 연결되어, 게이트는 어드레스 천이검출신호(ATD) 또는 반전된 어드레스 천이검출신호(ATD)를 입력받고, 드레인과 소스의 접점은 상기 데이타출력부(70)의 출력단자(OUT)에 공통 연결된 피모스트랜지스터(61)와 엔모스트랜지스터(62)로 구성된다.
상기에서 미설명 부호 I1, I2, CL는 인버터와 로드 캐패시턴스이며, 종래와 동일한 부분은 동일한 번호를 붙인다.
이와 같이 구성된 종래 출력버퍼회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제3도의 (가)와 같은 어드레스가 입력되면, 어드레스 천이검출부(10)는 제2도에 도시된 회로구성을 통하여 제3도의 (나)와 같이 하이레벨의 어드레스 천이검출신호(ATD)를 프리세트부(70) 및 오아게이트(40)로 출력하고, 디코더(20)는 상기 어드레스를 디코딩하여 메모리(30)로 출력함으로써, 셀에 저장된 데이타가 리드된다.
이때 제어신호(0)와 어드레스 천이검출신호(ATD)가 로우레벨인 t0구간동안, 래치부(50)의 출력은 상기 메모리(30)의 리드 데이타에 의해 결정되고, 그 결정된 출력에 따라 인버터(70)는 출력단자(OUT)를 통하여 데이타를 출력하도록 되어 있다.
이후, 어드레스 천이검출부(10)로부터 t1구간동안 하이레벨의 어드레스 천이검출신호(ATD)가 출력되면, 오아게이트(40)는 로우레벨의 제어신호(0)와 하이레벨의 어드레스 천이검출신호(ATD)를 오아링하여 하이레벨의 신호를 래치부(50)의 노아게이트(53)와 낸드게이트(54)의 일측으로 출력한다.
이때, 상기 메모리(30)에서 데이터 "1"이 출력될 때, 그 리드된 데이터 "1"은 래치부(50)의 인버터(51)에서 "0"로 반전된 후 상기 노아게이트(53)와 낸드게이트(54)의 타측 단자로 각각 입력됨으로써, 인버터(55), (56)을 통하여 각각 하이, 로우레벨의 신호가 출력된다.
따라서, 데이타 출력부(70)의 피모스트랜지스터(71)와 앤모스트랜지스터(72)가 턴오프되어 출력단자(OUT)는 하이 임피던스 상태가 된다.
그런데, 상기 어드레스 천이검출부(10)에서 출력된 하이레벨의 어드레스 천이검출신호(ATD)에 의해 프리세트부(70)의 엔모스트랜지스터(61)및 피모스트랜지스터(62)가 턴온 됨으로써, 데이타 출력부(70)의 출력단자(OUT)는 턴온저항비에 의해 제3도의 (다)에 도시된 바와 같이 1/2VCC로 프리세트된다.
이후, 어드레스 천이 검출신호(ATD)가 로우레벨이 되면, 프리세트부(70)의 엔모스트랜지스터(61)와 피모스트랜지스터(62)는 턴오프되고, 오아게이트(40)로부터 로우레벨의 신호를 래치부(50)로 입력되어 인버터(55),(56)는 각각 로우, 하이레벨의 신호를 출력한다.
결과적으로, 데이타 출력부(70)의 피모스트랜지스터(71)는 턴온되고, 엔모스트랜지스터(72)는 턴오프되기 때문에 출력단자(OUT)는 제3도의 (다)에 도시된 바와 같이 t2구간동안 VCC가 되어 데이타 "1"을 출력한다.
그리고, 어드레스가 제3도의 (가)와 같이 다시 천이되고, 메모리(30)에서 데이터 "0"가 리드되면, 어드레스 천이검출부(10)는 다시 하이레벨의 어드레스 천이검출신호(ATD)를 출력한다.
따라서, 데이타출력부(70)의 엔모스트랜지스터(61) 및 피모스트랜지스터(62)는 턴오프되고, 프리세트부(70)의 엔모스트랜지스터(61) 및 피모스트랜지스터(62)가 턴온되어, 데이타 출력부(70)의 출력단자(OUT)는 상기 엔모스트랜지스터(61)와 피모스트랜지스터(62)의 턴온 저항비에 의헤 제3도의 (다)에 도시된 바와 같이 t3구간동안 1/2VCC로 프리세트된다.
이후, 어드레스 천이검출신호(ATD)가 다시 로우레벨이 되면 프리세트부(70)의 엔모스트랜지스터(61)와 피모스트랜지스터(62)는 턴오프되고, 데이타 출력부(70)의 피모스트렌지스터(71)와 엔모스트랜지스터(72)는 각각 턴오프, 턴온되기 때문에 출력단자(OUT)는 제3도의 (다)와 같이 t4구간동안 VSS가 되어 데이타 "0"을 출력한다.
즉, 종래 출력버퍼회로는 입력되는 어드레스가 변화될 때마다 어드레스 천이검출신호(ATD)를 검출하여, 그 어드레스 천이검출신호(ATD)의 구간동안 인버터(70)의 출력을 1/2VCC로 프리세트시켜 데이타의 리드동작을 수행하도록 되어 있다.
그러나, 종래의 출력버퍼회로는 프리세트부를 이용하여 데이타 출력부의 출력레벨을 프리세트시키지만 실제 데이타의 천이속도에는 큰 영향을 미치지 않으며, 피모스트랜지스터를 사용하여 VCC를 구동하기 때문에 파워소모가 큰 문제점이 있었다.
따라서, 본 발명의 목적은 어드레스 천이검출신호에 따라 프리세트회로를 구동할 때 함께 풀-다운 트랜지스터 또는 풀-업 트랜지스터를 이용함으로써 출력 데이타의 천이속도를 개선하고 파워소모가 적은 출력버퍼회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 어드레스의 천이를 검출하는 어드레스 천이검출부(10)와 메모리(30)에서 리드된 데이타를 증폭하는 센스앰프(90)와, 소정 지연된 인에이블신호(ODB)와 어드레스 천이검출신호(ATD)를 노아링하는 노아게이트(80)로 구성된 반도체 메모리장치에서, 함께 상기 노아게이트(80)의 출력과 상기 센스앰프(90)에서 출력된 리드 데이타에 따라 출력데이타 제어신호를 발생하는 데이타 출력제어부(100)와, 상기 리드 데이타값과 출력인에이블신호(ODE) 및 어드레스 천이검출신호(ATD)에 따라, 출력단자를 프리세트시키는 프리세트부(110)와, 출력데이타가 하이레벨로 천이될 때 출력단자의 천이속도를 풀-업시키는 풀업부(120)와 상기 데이타 출력제어부(100)의 제어에 따라 데이타를 출력하는 데이타출력부(130)를 포함하는 것을 특징으로 한다.
본 발명의 기술에 의한 출력버퍼회로는 제1도에 도시된 바와 같이, 입력 어드레스(A1, A2, ...An)의 천이를 검출하는 어드레스 천이검출부(10)와, 입력 어드레스(A1, A2, ...An)를 디코딩하는 디코더(20)와 그 디코더(20)가 지정하는 어드레스에 따라 셀들로부터 데이타를 리드하는 메모리(30)와, 그 메모리(30)에서 리드된 데이타를 증폭하는 센스앰프(90)와, 소정 지연된 출력 인에이블신호(ODE)와 어드레스 천이검출부(10)의 어드레스 천이검출신호(ATD)를 노아링하는 노아게이트(80)와, 그 노아게이트(80)의 출력과 상기 센스앰프(90)에서 출력된 리드 데이터(DATA, DATAB)에 따라 데이타의 출력을 제어하는 데이타 출력제어부(100)와 상기 어드레스 천이검출신호(ATD)가 검출될 때 그 어드레스 천이검출신호(ATD)의 펄스구간동안 출력단자(OUT)를 프리세트시키는 프리세트부(110)와, 상기 어드레스 천이검출신호(ATD)와 리드데이타에 따라 출력단자(OUT)를 풀업시키는 풀-업부(120)와, 상기 데이타 출력제어부(100)의 제어에 따라 리드 데이타를 출력하는 데이타출력부(130)로 구성된다.
상기 데이타 출력제어부(100)는 노아게이트(80)의 출력과 센스앰프(90)에서 출력된 데이타(DATA)를 낸딩하는 낸드게이트(101)와, 노아게이트(80)의 출력과 센스앰프(90)에서 출력된 데이타(DATAB)를 낸딩하는 낸드게이트(102)와, 그 낸드게이트(102)의 출력을 반전시키는 인버터(103)로 구성된다.
상기 프리세트부(110)는 일측으로 낸드게이트(101), (102)의 출력이 입력되고 타측으로 인버터(I1)를 통하여 출력인에이블신호(ODE)가 입력되는 낸드게이트(111), (112)와 그 낸드게이트(112)의 출력을 반전시키는 인버터(113)로 구성된다.
상기 풀-업부(120)는 상기 낸드게이트(101)의 출력을 순차 지연시키는 인버터(121), (122)와, 그 인버터(121), (122)의 출력을 낸딩하는 낸드게이트(123)로 구성된다.
상기 데이타출력부(130)는 전원단자(VCC)와 접지단자(VSS)사이에 직렬로 연결되어, 드레인과 소스의 접점이 출력단자(OUT)와 연결된 피모스트랜지스터(131) 및 엔모스트랜지스터(132)와, 드레인이 출력단자(OUT)에 연결되고 소스는 전원전압단자(VCC)에 연결되며 게이트는 상기 풀-업부(120)의 낸드게이트(123)와 연결된 풀-업 피모스트랜지스터(133)와, 전원단자(Vcc)와 접지단자(Vss) 사이에 직렬로 연결되어, 소스와 드레인 접점이 출력단자(OUT)와 연결되고 게이트는 상기 프리세트부(110)의 인버터(I4) 및 낸드게이트(111)에 각각 연결된 풀-업 엔모스트랜지스터(134)와 풀-다운 피모스트랜지스터(135)로 구성된다.
이와 같이 구성된 본 발명의 기술에 의한 출력버퍼회로의 동작을 제4도 및 제5도를 참조하여 설명하면 다음과 같다.
먼저, 제5도의 (나)(라)와 같이 출력 인에이블신호(OEB)와 어드레스 천이검출신호(ATD)가 로우레벨이면 노아게이트(80)는 제5도의 (사)와 같이 하이레벨의 신호를 출력한다.
그리고, 노아게이트(80)의 출력에 따라 데이타 출력제어부(100)의 출력, 즉 노드(N3), (N4)의 신호는 메모리(30)와 센스앰프(90)를 통하여 출력된 리드 데이타의 논리값에 의해 결정되며, 그 결정된 노드(N3), (N4)의 신호가 데이타출력부(130)의 피모스트랜지스터(131) 또는 엔모스트랜지스터(132)를 선택적으로 턴온시킴으로써 출력단자(OUT)는 하이 또는 로우로 천이되어 데이타를 출력하게 된다.
먼저, 제5도의 (가)에 도시된 입력 어드레스(ADD)와 동도(마), (바)에 도시된 데이타에 의해, 출력단자(OUT)에서 t0구간동은 데이터 "1"이 출력되고 있다고 가정한다.
이때, 함께 입력 어드레스(ADD)가 천이하면, 어드레스 천이검출부(10)는 t1구간동안 제5도의 (라)와 같은 일정한 펄스폭을 갖는 어드레스천이검출신호(ATD)를 출력하고, 센스앰프(90)는 제5도의 (마), (바)에 도시된 이전상태의 "1"의 데이타(DATD) 및 무관계한(Don't care)데이타를 각각 출력한다.
또는 센스앰프(90)의 제어방법에 따라 이전 데이타를 유지할 수 도 있으며 리세트하게 된다.
본 발명에서는 t1구간에서의 데이타는 무의미하다.
결과적으로, 데이타 출력제어부(100)의 노드(N3), (N4)는 t1구간동안은 각각 하이, 로우레벨이 됨으로써, 데이타출력부(130)의 피모스트랜지스터(131)와 엔모스트랜지스터(132)가 턴오프되어 출력단자(OUT)는 하이임피던스상태가 된다.
이때, 프리세트부(110)의 낸드게이트(111)는 상기 낸드게이트(101)의 출력과 인버터(I1) 출력을 낸딩하고, 낸드게이트(112)는 상기 낸드게이트(102)의 출력과 인버터(I1)의 출력을 낸딩하여 인버터(113)를 통하여 출력함으로써 노드(N6), (N7)은 제5도의 (카), (타)와 같이 된다.
따라서, 데이타출력부(130)의 풀-업 엔모스트랜지스터(134)와 풀-다운 피모스트랜지스터(135)가 상기 노드(N6),(N7)의 신호에 의해 턴온되어, 출력단자(OUT)는 턴온 저항비에 따라 1/2VCC로 프리차지된다.
그리고, 상기 어드레스 천이검출신호(ATD)가 로우레벨이 되면, 노드(N4), (N7)는 각각 하이, 로우레벨로 변화되어, 엔모스트랜지스터(132)는 턴온, 엔모스트랜지스터(134)은 턴오프된다. 이때, 어드레스변화 후 셀(CELL)에서 읽혀진 데이타는 로우레벨이 되기 때문이다.
따라서, 1/2VCC로 프리차지되어 있던 출력단자(OUT)는 t2구간동안 턴온된 엔모스트랜지스터(132)와 풀-다운 피모스트랜지스터(135)를 통하여 빠른 속도로 디스차지되어 t3구간동안 "0"의 데이타를 출력하게 된다.
즉, 어드레스 천이검출신호(ATD)의 하이레벨 구간동안 풀-업 엔모스트랜지스터(134)와 풀-다운 피모스트랜지스터(135)를 이용하여 출력단자(OUT)를 VCC에서 1/2VCC로 프리차지시킨다.
그리고, 어드레스 천이검출신호(ATD)가 로우레벨이 되면 출력단자(OUT)는 읽혀진 데이타의 상태에 따라 변하게 되는데, 만약 로우레벨의 데이타를 출력하는 경우 엔모스트랜지스터(132)와 풀-다운 피모스트랜지스터(135)를 이용하여 상기 1/2Vcc를 Vss로 빠르게 디스차지시키게 된다.
이후, 다시 입력 어드레스가 천이하면, 어드레스 천이검출부(10)는 t4구간동안 다시 하이레벨의 어드레스 천이검출신호(ATD)를 출력하고 노아게이트(80)는 로우레벨의 신호를 출력한다.
그리고, 센스앰프(90)는 t4구간동안 제5도의 (마), (바)에 도시된 바와 같이 노드(N2)가 로우레벨이므로 센스앰프 출력상태에 관계없이 "1"의 데이타(DATD) 및 무관계한 (Don't care) 데이터(DATAB)를 출력하기 때문에 노드(N3), (N4)는 각각 하이, 로우레벨이 되어, 데이타출력부(130)의 피모스트랜지스터(131)의 엔모스트랜지스터(132)는 턴오프된다.
그런데, 프리세트부(110)에서 출력된 노드(N6), (N7)의 신호에 의해 데이타출력부(130)의 엔모스트랜지스터(134)와 피모스트랜지스터(135)가 턴온되어 출력단자(OUT)는 t4구간동안 1/2VCC로 프리차지된다.
이후, 상기 어드레스 천이검출신호(ATD)가 다시 로우레벨이 되고, 센스앰프(90)를 통하여 하이레벨의 데이터(DATA)가 출력되면, 노드(N3)는 로우레벨, 노드(N6)는 하이레벨이 된다.
따라서, 데이타출력부(130)의 피모스트랜지스터(131)는 턴온되고 피모스트랜지스터(135)는 턴오프되어, 출력단자(VCC)는 피모스트랜지스터(131)와 엔모스트랜지스터(134)에 의해 VCC레벨로 빠르게 천이된다.
또한, 풀업부(120)는 노드(N3)가 로우레벨이 되면, 제5도의 (차)와 같이 소정의 폭을 갖는 펄스신호를 생성하여, 상기 피모스트랜지스터(131)가 턴온된 후에 풀-업 피모스트랜지스터(133)를 소정 시간동안 턴온시킴으로써 출력단자(OUT)는 1/2VCC에서 VCC로 빠르게 천이된다.
그리고, 풀업부(120)는 출력단자(OUT)가 소정의 시간동안 풀-업 피모스트랜지스터(133)를 턴오프시켜, 피모스트랜지스터(131)와 풀-업 피모스트랜지스터(133)로 형성되는 전원라인을 피모스트랜지스터(131)만으로 유지시킴으로써 파워소모를 줄이게 된다.
상기에서 설명한 바와 같이 본 발명은 어드레스의 천이가 될 때, 풀-다운 트랜지스터와 풀-업 트랜지스터를 사용하여 출력단자를 프리차지시키며, 읽혀진 데이타의 논리값에 따라 상기 프리차지시 사용된 풀-다운 트랜지스터와 풀-업 트랜지스터중 하나의 트랜지스터만을 턴온시키며, 소정의 펄스신호를 입력받는 풀-업 피모스트랜지스터를 구비함으로써, 데이타의 출력 스피드를 개선하고 파워소모를 줄일 수 있는 효과가 있다.

Claims (9)

  1. 어드레스 천이를 검출하는 어드레스 천이검출부(10)와, 메모리(30)에서 리드된 데이타를 증폭하는 센스앰프(90)와, 소정 지연된 출력 인에이블신호(ODB)와 어드레스 천이 검출신호(ATD)를 노아링하는 노아게이트(80)로 구성된 반도체 메모리장치에서, 상기 노아게이트(80)의 출력과 상기 센스앰프(90)에서 출력된 리드 데이타에 따라 출력데이타 제어신호를 발생하는 데이타 출력제어부(100)와; 상기 리드 데이타값과 출력인에이블신호(ODE) 및 어드레스 천이 검출신호(ATD)에 따라, 출력단자를 프리세트시키는 프리세트부(110)와; 출력데이타가 하이레벨로 천이될 때 출력단자의 천이속도를 풀-업시키는 풀-업부(120)와, 상기 데이타 출력제어부(100)의 제어에 따라 데이타를 출력하는 데이타출력부(130)로 구성된 것을 특징으로 하는 출력버퍼회로.
  2. 제1항에 있어서, 상기 데이타 출력제어부는 노아게이트(80)의 출력과 센스앰프(90)에서 출력된 데이타(DATA)를 낸딩하는 낸드게이트(101)와, 노아게이트(80)의 출력과 센스앰프(90)에서 출력된 데이타(DATAB)를 낸딩하는 낸드게이트(102)로 구성된 것을 특징으로 하는 출력버퍼회로.
  3. 제1항에 있어서, 상기 프리세트부는 일측으로 낸드게이트(101), (102)의 출력이 입력되고 타측으로 인버터(11)를 통하여 출력인에이블신호(ODE)가 입력되는 낸드게이트(111), (112)와, 낸드게이트(112)의 출력을 반전하는 인버터(I4)로 구성된 것을 특징으로 하는 출력버퍼회로.
  4. 제1항에 있어서, 상기 풀-업부(120)는 낸드게이트(101)의 출력을 순차지연시키는 인버터(121), (122)와, 그 인버터(121), (122)의 출력을 낸딩하는 낸드게이트(123)로 구성된 것을 특징으로 하는 출력버퍼회로.
  5. 제1항에 있어서, 상기 데이타출력부(130)는 전원단자(VCC))와 접지단자(Vss)사이에 직렬로 연결되어 드레인과 소스의 접점이 출력단자(OUT)와 연결된 피모스트랜지스터(131) 및 엔모스트랜지스터(132)와, 드레인이 출력단자(OUT)에 연결되고 소스는 전원전압단자(Vcc)에 연결되며 게이트는 상기 풀-업부의 낸드게이트(123)와 연결된 피모스트랜지스터(133)와, 전원단자(Vcc)와 접지단자(Vss)사이에 직렬로 연결되며, 소스와 드레인 접점이 출력단자(OUT)와 연결되고, 게이트는 상기 프리세트부의 인버터(14) 및 낸드게이트(111)에 각각 연결된 풀-업 엔모스트랜지스터(113)와 풀-다운 피모스트랜지스터(114)로 구성된 것을 특징으로 하는 출력버퍼회로.
  6. 어드레스 천이검출부(10)와, 센스앰프(90)와, 소정 지연된 출력 인에이블 신호(ODB)와 상기 어드레스 천이검출부(10)의 어드레스 천이검출신호(ATD)를 노아링하는 노아게이트(80)로 구성된 반도체 메모리장치에서, 상기 노아게이트(80)의 출력과 상기 센스앰프(90)에서 출력된 리드 데이타에 따라 출력데이타를 제어하는 데이타 출력제어부(100)와; 전원단자(Vcc)와 접지단자(Vss)사이에서 피모스트랜지스터(131)와 엔모스트랜지스터(132)가 연결되고, 그 피모스트랜지스터(131) 및 엔모스트랜지스터(132)와 병렬로 풀-업 엔모스트랜지스터(134) 및 풀-다운 피모스트랜지스터(132)가 연결됨과 함께 드레인과 소스점점은 출력단자(OUT)와 공통연결되도록 구성하고, 전원단자(Vcc)와 출력단자(OUT)사이에 풀-업 피모스트랜지스터(133)가 접속되도록 하여 상기 데이타 출력제어부(100)의 제어에 따라 데이타를 출력하는 데이타출력부(13)와; 리드 데이타값과 출력인에이블신호(ODE) 및 어드레스 천이검출신호(ATD)에 따라 상기 풀-업 엔모스트랜지스터(134) 및 풀-다운피모스트랜지스터(132)를 턴온시켜 출력단자(OUT)를 프리세트시키는 프리세트부(110)와; 출력데이타가 하이레벨로 천이될 때 상기 풀-업 피모스트랜지스터(133)를 턴온시켜 출력단자를 풀-업시키는 풀-업부(120)로 구성된 것을 특징으로 하는 출력버퍼회로.
  7. 제6항에 있어서, 상기 프리세트부(110)는 어드레스 천이검출신호(ATD)가 하이레벨이면 상기 데이타출력부(130)의 풀-업 엔모스트랜지스터(134)와 풀-다운 피모스트랜지스터(132)를 동시에 턴온시켜 출력단자를 1/2Vcc로 프리세트시키는 것을 특징으로 하는 출력버퍼회로.
  8. 제6항에 있어서, 상기 프리세트부(110)와 데이타 출력제어부(100)는 어드레스 천이검출신호(ATD)가 로우레벨이 되면, 상기 센스앰프(90)에서 출력된 데이타값에 따라 각각 풀-다운 피모스트랜지스터(135)와 엔모스트랜지스터(132)를 턴온시켜 출력단자(OUT)를 Vss로 풀-다운시키고, 피모스트랜지스터(131)와 풀-업 엔모스트랜지스터(132)를 턴온시켜 출력단자(OUT)를 Vcc로 풀-업시키는 것을 특징으로 하는 출력버퍼회로.
  9. 제6항에 있어서, 상기 풀-업부(120)는 상기 데이타출력부(130)의 피모스트랜지스터(131)가 턴온된 후에 부가적인 펄스신호를 발생시켜 상기 풀-업 피모스트랜지스터(133)를 턴온시켜 출력단자를 VCC로 풀-업시키는 것을 특징으로 하는 출력버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960029547A 1996-07-22 1996-07-22 출력버퍼회로 KR100206921B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960029547A KR100206921B1 (ko) 1996-07-22 1996-07-22 출력버퍼회로
US08/890,025 US5796661A (en) 1996-07-22 1997-07-10 Output buffer circuit of semiconductor memory device
JP9196031A JP3032962B2 (ja) 1996-07-22 1997-07-22 出力バッファ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960029547A KR100206921B1 (ko) 1996-07-22 1996-07-22 출력버퍼회로

Publications (2)

Publication Number Publication Date
KR980011453A true KR980011453A (ko) 1998-04-30
KR100206921B1 KR100206921B1 (ko) 1999-07-01

Family

ID=19466982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960029547A KR100206921B1 (ko) 1996-07-22 1996-07-22 출력버퍼회로

Country Status (3)

Country Link
US (1) US5796661A (ko)
JP (1) JP3032962B2 (ko)
KR (1) KR100206921B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030003428A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 저전력 출력 드라이버
US20160369444A1 (en) * 2015-06-19 2016-12-22 Samsung Electronics Co., Ltd Washing machine

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6029169U (ja) * 1983-08-05 1985-02-27 株式会社　昭和鉛鉄 電気めっき装置
US6081959A (en) 1996-07-01 2000-07-04 Umbrell; Richard Buffer centering system
JP3607463B2 (ja) * 1997-07-04 2005-01-05 株式会社リコー 出力回路
US6105197A (en) 1998-04-14 2000-08-22 Umbrell; Richard T. Centering system for buffing pad
US6298518B1 (en) 1998-04-14 2001-10-09 Richard T. Umbrell Heat dissipating buffing pad
JP3762558B2 (ja) * 1998-12-28 2006-04-05 富士通株式会社 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路
US6330193B1 (en) * 2000-03-31 2001-12-11 Rambus, Inc. Method and apparatus for low capacitance, high output impedance driver
US6509756B1 (en) * 2000-03-31 2003-01-21 Rambus Inc. Method and apparatus for low capacitance, high output impedance driver
US7518652B2 (en) * 2000-05-03 2009-04-14 Aperio Technologies, Inc. Method and apparatus for pre-focus in a linear array based slide scanner
US6292405B1 (en) * 2000-08-11 2001-09-18 Stmicroelectronics S.R.L. Data output buffer with precharge
KR100861291B1 (ko) * 2002-08-28 2008-10-01 주식회사 하이닉스반도체 데이타 출력 버퍼의 출력 데이터 프리차지 회로
JP5052113B2 (ja) * 2006-12-13 2012-10-17 株式会社東芝 半導体集積回路装置
US20110019760A1 (en) * 2009-07-21 2011-01-27 Rambus Inc. Methods and Systems for Reducing Supply and Termination Noise

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355349A (en) * 1991-12-19 1994-10-11 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit device
KR950012019B1 (ko) * 1992-10-02 1995-10-13 삼성전자주식회사 반도체메모리장치의 데이타출력버퍼

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030003428A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 저전력 출력 드라이버
US20160369444A1 (en) * 2015-06-19 2016-12-22 Samsung Electronics Co., Ltd Washing machine

Also Published As

Publication number Publication date
KR100206921B1 (ko) 1999-07-01
JP3032962B2 (ja) 2000-04-17
US5796661A (en) 1998-08-18
JPH1069783A (ja) 1998-03-10

Similar Documents

Publication Publication Date Title
KR940008718B1 (ko) 직류 전류를 제거한 데이타 출력버퍼
US6301180B1 (en) Sense amplifier circuit and semiconductor storage device
KR100206921B1 (ko) 출력버퍼회로
KR0179793B1 (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
JP2862744B2 (ja) 半導体メモリ装置のデータ出力バッファ
JPH06132747A (ja) 半導体装置
JP3953691B2 (ja) 集積回路及び同期型半導体メモリ装置
KR970003810B1 (ko) 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로
US5576641A (en) Output buffer
US5877652A (en) Voltage detecting circuit and method for reduced power consumption
US5835449A (en) Hyper page mode control circuit for a semiconductor memory device
KR100301602B1 (ko) 출력파형의링잉을억제하는것이가능한반도체장치
US5671181A (en) Data read circuit used in semiconductor storage device
KR0135323B1 (ko) 클램프기능을 가지는 데이타 출력버퍼
JPH09167493A (ja) ビットラインプリチャージ回路
US5940336A (en) Reference clock generating circuit in memory to be asynchronously precharged and activated
US5469402A (en) Buffer circuit of a semiconductor memory device
US4825410A (en) Sense amplifier control circuit
US6522593B2 (en) Sense amplifier circuit for semiconductor device
KR960002330B1 (ko) 프리차지 전압 발생회로
US5699304A (en) Dynamic level converter of a semiconductor memory device
US6424176B2 (en) Logic circuits used for address decoding
JP3109986B2 (ja) 信号遷移検出回路
US5689454A (en) Circuitry and methodology for pulse capture
US5565802A (en) Semiconductor device with differential amplifier operable at high speed

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19960722

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19960722

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990310

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990410

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990412

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020315

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030318

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040326

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050318

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060320

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20070321

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20080320

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20090327

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20100325

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20110325

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20120323

Start annual number: 14

End annual number: 14

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20140309