KR100301602B1 - 출력파형의링잉을억제하는것이가능한반도체장치 - Google Patents

Abstract

본 발명은 반도체 장치의 출력 버퍼의 출력 트랜지스터(102, 104, 106)를 병렬로 복수개 설치한다. 각 출력 트랜지스터의 게이트에 제공되는 전위는, 출력 트랜지스터의 도통 시에 각각 다른 전위로 설정된다. 도통시의 게이트 전위가 낮은 트랜지스터부터 순차적으로 도통시킴으로써 급격하게 대전류가 흐르는 것을 완화시켜, 링잉(ringing)을 억제할 수 있다. 보다 바람직하게는 출력 트랜지스터가 도통하는 순서에 따라 트랜지스터 사이즈를 크게 한다.

Description

출력 파형의 링잉을 억제하는 것이 가능한 반도체 장치{SEMICONDUCTOR DEVICE CAPABLE OF PREVENTING RINGING OF OUTPUT WAVEFORM}

본 발명은, 반도체 장치에 관한 것으로, 보다 특정적으로는 반도체 장치 내부의 데이타를 반도체 장치 외부로 출력하는 출력 버퍼 회로를 구비하는 반도체 장치에 관한 것이다.

최근의, 반도체 장치의 고속화가 진행함에 따라, 반도체 장치의 출력 버퍼회로의 구동 능력을 크게 할 필요가 생기고 있다.

도 11은, 종래의 반도체 기억 장치에 이용되는 출력 버퍼 회로의 기본 구성을 나타내는 제1 예의 회로도이다.

도 11에 도시하는 출력 버퍼 회로는, 출력 단자 DQr과, 출력되는 기억 데이타에 따라 생성되는 제1 내부 제어 신호 HOUT를 수신하고, 그 “H" 레벨을 외부 전원 전위 Ext. Vcc로부터 강압된 내부 강압 전위 Vcc에서, 반도체 장치 내부에서 만들어지는 내부 승압 전위 Vppo로 변환하는 레벨 시프터(206)와, 레벨 시프터(206)의 출력을 게이트에서 수신하고, 외부 전원 전위 Ext. Vcc와 출력 단자 DQr 사이에 결합된 N 채널 MOS 트랜지스터(202), 출력되는 기억 데이타에 따라 생성되는 제2 내부 제어 신호 LOUT를 게이트에서 수신하고, 출력 단자 DQr과 접지 전위 사이에 결합된 N 채널 MOS 트랜지스터(204)를 구비한다.

도 12는, 도 11에 도시된 출력 버퍼 회로의 동작을 설명하기 위한 동작 파형도이다.

도 11, 도 12를 참조하여, 시각 t1에는 내부 제어 신호 HOUT가 "H" 레벨로 상승한다. 이 때, 도 12에는 도시하지 않았지만 내부 제어 신호 LOUT는 "L" 레벨이고, N 채널 MOS 트랜지스터(204)는 비도통 상태로 한다.

시각 t2에는 레벨 시프터(206)의 동작에 의해, 레벨 시프터(206)의 출력 노드인 노드 N51이 “H" 레벨로 상승한다. 그러면, N 채널 MOS 트랜지스터(202)가 도통하여, 출력 단자 DQr의 전위가 상승을 개시한다.

여기서, 출력 단자 DQr에 반도체 장치 외부에서 접속된 부하의 상태에 따라출력 단자 DQr에서 출력되는 신호의 파형에 링잉이 생긴다.

시각 t3에서는, 출력 단자 DQr로부터 출력되는 신호의 전위는 안정된다.

이 링잉은, 외부에 접속되는 출력 신호를 수신하는 다른 반도체 장치 등의 오동작의 원인으로 될 우려가 있다.

이와 같은 신호 출력시에 전원 노이즈를 억제하는 회로로서, 특개평5-290582호 공보에 새로운 출력 버퍼 회로가 제안되고 있다. 이 출력 버퍼 회로는 반도체 기억 장치의 워드선 구동 등에 이용되는 것이다.

도 13은, 특개평 5-290582호 공보에 기재된 종래의 출력 버퍼 회로의 구성을 나타내는 회로도이다.

도 13을 참조하여, 본 출력 버퍼 회로는, 입력 신호 S를 수신하여 반전하고, 노드 N131로 그 반전 신호를 출력하는 인버터(231)와, 노드 N131이 게이트에 접속되고, 전원 전위 Vcc와 출력 단자 OUT를 결합하는 N 채널 MOS 트랜지스터(241), 인버터(231)의 출력 신호를 수신하여 지연시키는 지연 회로(232), 지연 회로(232)의 출력을 수신하는 부트스트랩 회로(233), 노드 N131이 게이트에 접속되어 전원 전위 Vcc와 출력 단자 OUT를 결합하는 N 채널 MOS 트랜지스터(242)를 포함한다.

이 출력 버퍼 회로는, 또한 입력 신호 R을 수신하여 반전하는 인버터(243)와, 인버터(243)의 출력을 게이트에서 수신하고, 접지 전위 Vss와 출력 단자 OUT를 결합하는 N 채널 MOS 트랜지스터(244)를 더 포함한다.

지연 회로(232)는, 직렬로 접속된 인버터(232a, 232b)를 포함한다.

도 14는, 도 13에 도시한 부트스트랩 회로(233)의 구성을 나타내는 회로도이다.

도 14를 참조하여, 부트스트랩 회로(233)는, 입력 신호를 입력 노드 N110에서 수신하고, 노드 N110이 입력에 접속되는 인버터(211), 인버터(211)의 출력을 수신하여 반전하는 인버터(212)를 포함한다.

인버터 211의 출력은 노드 N111로 제공되고, 인버터 212의 출력은 노드 N112로 제공된다.

부트스트랩 회로(233)는, 또한 전원 전위 Vcc를 게이트에서 수신하고 노드 N111과 노드 N113을 접속하는 N 채널 MOS 트랜지스터(213)와, 노드 N113의 전위를 게이트에서 수신하고, 노드 N110과 노드 N133을 접속하는 N 채널 MOS 트랜지스터(214), 노드 N112와 N133 사이에 접속되는 캐패시터(215)를 포함한다.

도 13, 도 14를 참조하여, 입력 신호 R이 "H" 레벨에서 N 채널 MOS 트랜지스터(244)가 비도통 상태일 때 입력 신호 S가 "H" 레벨에서 "L" 레벨로 하강하면, 우선 인버터(231)에 의해 노드 N131의 전위가 "L" 레벨로부터 "H" 레벨로 상승한다.

따라서, N 채널 MOS 트랜지스터(241)가 도통하고, 출력 단자 OUT의 전위는 "L" 레벨에서 "H" 레벨로 상승하기 시작한다.

다음에, 지연 회로(232)에 의해 지연된 시간 후에 부트스트랩 회로(233)의 입력 노드 N110이 "L" 레벨에서 "H" 레벨로 상승한다. 따라서, 부트스트랩 회로(233)는 노드 N133의 전위를 전원 전위 Vcc보다 고전위로 올린다. 그리고, N 채널 MOS 트랜지스터(242)가 충분히 도통하고, 전원 전위 Vcc가 출력 단자 OUT로 전해진다.

이상과 같이, 출력 버퍼 회로의 두개의 출력 트랜지스터를 순차적으로 도통시킴으로써 서서히 "H" 레벨이 출력 단자로 공급되기 때문에, 한번에 큰 전류가 전원 전위 Vcc를 받는 노드에서 출력 단자로 유입되는 일이 없다. 따라서, 전원 노이즈를 저감할 수 있다.

또한, 입력 신호 S에 임펄스(impulse) 형상의 입력 펄스가 들어 갔을 때, 부트스트랩 회로(233)의 노드 N133으로부터 전하가 노드 N110으로 떨어져 버린다. N 채널 MOS 트랜지스터(241)에 따라 출력 단자 OUT는 "H" 레벨을 유지할 수 있지만, 노드 N133의 전위가 내려가기 때문에 N 채널 MOS 트랜지스터(242)가 안정된 도통 상태로 되지 않게 된다.

이상 설명한 바와 같이, 도 11에 나타낸 출력 버퍼에서는, 고속화할 필요에 따라 출력 버퍼 회로의 구동 능력을 크게 하기 위해, 출력 트랜지스터의 사이즈를 크게 하면, 반도체 장치의 출력 버퍼 회로로부터 출력 단자에 접속된 외부 부하로 급격히 전류가 흐르기 때문에 링잉이 발생하기 쉽게 되어 있었다.

또한, 도 13, 도 14에서 설명한 회로는 출력 트랜지스터의 게이트 전위를 부트스트랩 회로로 제공한다. 부트스트랩 회로는 어느 일정 시간 밖에 고전위를 발생시킬 수 없기 때문에, 출력 단자로부터 전원 전위 Vcc의 "H" 레벨을 장시간 유지할 수 없다.

일반적으로 범용적으로 이용되는 반도체 장치에서는, 반도체 장치로부터 외부로 신호를 출력하는 출력 버퍼의 부하가 외부에 접속되는 기판이나 소자에 따라달라지기 때문에, 출력 신호의 상승 시간을 일정치로 할 수 없다.

또한, 동작 주파수가 높은 반도체 장치를 동작 주파수가 느린 용도로 사용할 가능성도 있다.

따라서, 도 13에 나타낸 회로를 반도체 장치의 외부로 신호를 출력하는 출력 버퍼로서 이용하는 것은 그다지 적절하지 않다.

본 발명의 목적은, 출력 단자로부터 반도체 장치 외부로 신호를 출력할 때 발생하는, 출력 신호에 나타나는 링잉을 작게 하는 것이 가능한 반도체 장치를 제공하는 것이다.

본 발명은 요약하면, 반도체 기판상에 형성되는 반도체 장치에 있어서, 출력 단자와, 제1 MOS 트랜지스터, 제1 구동 수단과, 제2 MOS 트랜지스터를 구비한다.

제1 MOS 트랜지스터는, 제1 내부 제어 신호의 활성화에 따라 출력 단자에 외부 전원으로부터 전류를 공급한다. 제1 구동 회로는, 제1 내부 제어 신호의 활성화에 따라 제2 내부 제어 신호를 출력한다. 제2 MOS 트랜지스터는, 제2 내부 제어 신호를 게이트에서 수신하고, 제2 내부 제어 신호의 활성화에 따라 출력 단자에 외부 전원으로부터 전류를 공급한다. 제2 내부 제어 신호는 제1 내부 제어 신호보다도 높은 활성화 전위를 갖는다.

따라서, 본 발명의 주된 이점은, 출력 단자의 전위를 단계적으로 나눠 "L" 레벨에서 "H" 레벨까지 상승시킴으로써 대전류가 반도체 장치의 출력 버퍼로부터 출력 단자로 흐르는 것을 방지할 수 있고, 링잉을 저감할 수 있는 것이다.

본 발명의 또 다른 목적, 특징 및 우수한 점은, 이하에 기재에 의해 충분히알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조하여 행하는 다음 설명으로 명백해 질 것이다.

도 1은 본 발명의 제1 실시 형태의 반도체 장치(1)의 전체 구성을 나타내는 개략 블럭도.

도 2는 본 발명의 제1 실시 형태에서의 출력 버퍼 회로(100)의 회로도.

도 3은 도 2에 도시된 레벨 시프터(108)의 구성을 도시하는 회로도.

도 4는 도 2에 도시된 출력 버퍼(100)의 동작을 설명하는 동작 파형도.

도 5는 제2 실시 형태의 반도체 장치에 이용되는 출력 버퍼 회로(131)의 구성을 나타내는 회로도.

도 6은 도 5에 도시된 출력 버퍼(131)의 동작을 설명하는 동작 파형도.

도 7은 제3 실시 형태의 반도체 장치에 이용되는 출력 버퍼 회로(150)의 구성을 도시하는 회로도.

도 8은 도 7에 도시된 지연 회로(144)의 구성을 나타내는 회로도.

도 9는 제4 실시 형태의 반도체 장치에 이용되는 출력 버퍼 회로(170)의 구성을 나타내는 회로도.

도 10은 도 9에 도시된 출력 버퍼(170)의 동작을 설명하기 위한 동작 파형도.

도 11은 종래의 출력 버퍼 회로의 구성을 나타내는 회로도.

도 12는 도 11에 도시한 출력 버퍼 회로의 동작을 설명하기 위한 동작 파형도.

도 13은 종래의 출력 버퍼 회로의 제2 예의 구성을 나타내는 회로도.

도 14는 도 13에 도시된 부트스트랩(Bootstrap) 회로(233)의 구성을 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

102, 104, 106, 102a, 104a, 106a, 112, 122, 24, 132, 134, 136, 142, 154, 158, 172, 174, 176, 184, 190 : N 채널 MOS 트랜지스터

108, 110, 138, 140, 180 : 레벨 시프터

144, 178 : 지연 회로

130 : 인버터

126, 128, 152, 156, 182, 186, 188 : P 채널 MOS 트랜지스터

이하, 본 발명의 실시 형태를 도면을 참조하여 상세히 설명한다. 또, 도면 중 동일 부호는 동일한 또는 상당하는 부분을 나타낸다.

[제1 실시 형태]

이하, 본 발명의 제1 실시 형태의 반도체 장치(1)에 대해 설명한다.

도 1은, 본 발명에서의 반도체 장치(1)의 전체 구성을 나타내는 개략 블럭도이다. 이 전체 구성은 이후 설명하는 실시 형태 모두에 적용시킬 수 있는 대표적인 일례이다.

도 1을 참조하여, 본 반도체 기억 장치(1)는, 제어 신호 입력 단자(2∼6)와, 어드레스 신호 입력 단자군(8), 데이타 신호 입출력 단자군(16), 접지 단자(18), 전원 단자(20)를 구비한다.

또한, 본 반도체 기억 장치(1)는, 클럭 발생 회로(22)와, 행 및 열 어드레스 버퍼(24), 행 디코더(26), 열 디코더(28), 메모리 매트(32), 데이타 입력 버퍼(40) 및 데이타 출력 버퍼(42)를 구비하고, 메모리 매트(32)는 메모리 셀 어레이(34), 및 센스 앰프+입출력 제어 회로(38)를 포함한다.

클럭 발생 회로(22)는, 제어 신호 입력 단자(2, 4)를 통해 외부에서 인가되는 외부 행 어드레스 스트롭 신호 EXT./RAS, 외부 열 어드레스 스트롭 신호 EXT. /CAS에 기초한 소정의 동작 모드에 상당하는 제어 클럭을 발생시켜 반도체 장치 전체의 동작을 제어한다.

행 및 열 어드레스 버퍼(24)는, 어드레스 신호 입력 단자군(8)을 통해 외부에서 인가되는 어드레스 신호 A0 ∼ Ai (단, i는 자연수임)에 기초하여 행 어드레스 신호 RA0 ∼ RAi 및 열 어드레스 신호 CA0 ∼ CAi를 생성하고, 생성한 신호 RA0 ∼ RAi 및 CA0 ∼ CAi를 각각 행 디코더(26) 및 열 디코더(28)에 인가한다.

메모리 셀 어레이(34)는, 각각 1비트의 데이타를 기억하는 복수의 메모리 셀을 포함한다. 각 메모리 셀은 행 어드레스 및 열 어드레스에 의해 결정되는 소정의 어드레스에 배치된다.

행 디코더(26) 및 열 디코더(28)는, 메모리 셀 어레이(34)의 행 어드레스 및 열 어드레스를 지정한다. 센스 앰프+입출력 제어 회로(38)는, 행 디코더(26) 및 열 디코더(28)에 의해 지정된 어드레스의 메모리 셀을 데이타 신호 입출력선쌍 IDP의 일단에 접속한다. 데이타 신호 입출력선쌍 IDP의 다른단은, 데이타 입력 버퍼(40) 및 데이타 출력 버퍼(42)에 접속된다.

데이타 입력 버퍼(40)는, 기록 모드시에 제어 신호 입력 단자(6)를 통해 외부로부터 인가되는 신호 EXT./WE에 응답하여, 데이타 신호 입력 단자군(16)에서 입력된 데이타를 데이타 신호 입출력선쌍 IDP를 통해, 선택된 메모리 셀로 제공한다.

데이타 출력 버퍼(42)는, 판독 모드시에, 선택된 메모리 셀로부터의 판독 데이타를 데이타 입출력 단자군(16)으로 출력한다.

전원 회로(50)는, 외부 전원 전위 Ext. Vcc와 접지 전위 Vss를 받아, 반도체 기억 장치의 동작에 필요한 여러가지의 내부 전원 전위를 공급한다.

즉, 전원 회로(50)는, 외부 전원 전위 Ext.Vcc와 접지 전위 Vss를 받아, 내부 강압 전위 Int.Vcc와, 내부 승압 전위 Vppo를 출력하는 내부 전원 회로(54), 메모리 셀 어레이(34) 중에 포함되는 비트선쌍에 대한 프리차지 전위 VBL을 공급하는 프리차지 전위 발생 회로(52)를 포함한다.

내부 전원 회로(54)는, 외부 전원 전위 Ext.Vcc와 접지 전위 Vss를 받아, 외부 전원 전위 Ext.Vcc를 강압한 내부 강압 전위 Int.Vcc를 발생하는 강압 전원 회로(56)와, 외부 전원 전위 Ext.Vcc와 접지 전위 Vss를 받아, 외부 전원 전위 Ext.Vcc를 승압한 내부 승압 전위 Vppo를 발생하는 승압 전원 회로(58)를 갖는다.

도 2는, 본 발명의 제1 실시 형태의 반도체 장치(1)에 이용되는 출력 버퍼 회로(100)의 기본 구성을 나타내는 회로도이다.

출력 버퍼 회로(100)는, 도 1에 도시한 데이타 출력 버퍼(42)의 1비트분으로서 설치되고, 클럭 발생 회로(22)로부터의 상기 신호나 입출력 제어 회로(38)로부터의 판독 데이타를 기초로 생성된 서로 상보적인 제1 내부 신호 HOUT와 제2 내부 신호 LOUT를 입력 신호로서 수신한다.

도 2를 참조하여, 출력 버퍼 회로(100)는, 제1 내부 제어 신호 HOUT를 게이트에서 수신하고, 출력 단자 DQr과 외부 전원 전위 Ext. Vcc를 결합하는 N 체널 MOS 트랜지스터(102)와, 제1 내부 제어 신호 HOUT를 수신하여 외부 전원 전위 Ext.Vcc에 따라 레벨 변환하는 레벨 시프터(108), 레벨 시프터(108)의 출력을 수신하고, 내부 승압 전위 Vppo에 따라 레벨 변환하는 레벨 시프터(110), 레벨 시프터(108)의 출력을 게이트에서 받아 출력 단자 DQr과 내부 전원 전위 Ext.Vcc를결합하는 N 채널 MOS 트랜지스터(104), 레벨 시프터(110)의 출력을 게이트에서 수신하고, 출력 단자 DQr과 내부 전원 전위 Ext.Vcc를 결합하는 N 채널 MOS 트랜지스터(106), 제2 내부 제어 신호 LOUT를 게이트에서 수신하고, 출력 단자 DQr과 접지 전위를 결합하는 N 채널 MOS 트랜지스터(112)를 포함한다.

도 3은, 도 2에 도시된 레벨 시프터(108)의 구성을 나타내는 회로도이다.

도 3을 참조하여, 레벨 시프터(108)는, 입력 신호 IN을 게이트에서 수신하고, 소스가 접지 전위에 결합된 N 채널 MOS 트랜지스터(122)와, 입력 신호 IN을 수신하고, 반전하는 인버터(130), 인버터(130)의 출력을 게이트에서 수신하고, 소스가 접지 전위에 결합된 N 채널 MOS 트랜지스터(124), N 채널 MOS 트랜지스터(124)의 드레인 전위를 게이트에서 수신하고, 드레인이 N 채널 MOS 트랜지스터(122)의 드레인과 접속된 P 채널 MOS 트랜지스터(126), 게이트에 N 채널 MOS 트랜지스터(122)의 드레인의 전위를 받고, 드레인이 N 채널 MOS 트랜지스터(124)의 드레인과 접속된 P 채널 MOS 트랜지스터(128)를 포함한다.

P 채널 MOS 트랜지스터(126)의 소스 및 P 채널 MOS 트랜지스터(128)의 소스는 모두 전원 노드 PWR에 접속된다.

N 채널 MOS 트랜지스터(124)의 드레인의 전위는 레벨 시프터(108)의 출력 신호 OUT를 출력한다.

도 2를 참조하여, 레벨 시프터(108)에서는 그 전원 노드 PWR에는 외부 전원 전위 Ext.Vcc가 제공된다. 그리고, 내부 제어 신호 HOUT의 하이("H") 레벨을 외부 전원 전위 Ext.Vcc로 변환하여 출력한다.

또한, 레벨 시프터(110)도 도 3에 도시된 레벨 시프터(108)와 동일한 구성을 취한다. 그리고, 고전위 레벨이 외부 전원 전위 Ext.Vcc인 레벨 시프터(108)의 출력 신호의 고전위 레벨을 내부 승압 전위 Vppo로 변환한다.

제1 실시 형태의 반도체 장치는 출력 버퍼에, 그 내부의 데이타를 외부로 전하는 출력 버퍼 회로의 "H" 측을 구동하는 트랜지스터를 도 2에 도시된 바와 같이 여러개 병렬로 설치한다.

도 4는, 도 2에 도시하는 출력 버퍼 회로(100)의 동작을 설명하는 동작 파형도이다.

도 2, 도 4를 참조하여, 제2 내부 제어 신호 LOUT="L" 상태일 경우를 생각한다. 이 때, N 채널 MOS 트랜지스터(112)는 비도통 상태이다.

출력 단자 DQr의 레벨이 초기에 0V일 때를 생각하면 제1 내부 제어 신호 HOUT는 "L" 레벨이고, 레벨 시프터(108, 110)의 출력인 노드 N2, N3의 전위도 "L" 레벨이기 때문에 N 채널 MOS 트랜지스터(102, 104 및 106)는 각각 비도통 상태이다.

시각 t1에 있어서, 노드 N1로 인가되는 제1 내부 제어 신호 HOUT가 0V에서 내부 강압 전위 Vcc(예를 들면, 2. 5V)까지 상승하면, 그에 따라 N 채널 MOS 트랜지스터(102)가 도통 상태로 된다. 출력 단자 DQr의 전위는 도 4의 파형 A에 도시한 바와 같이(2.5V-Vt)의 전위를 향해 상승을 개시한다. 단, Vt는 N 채널 MOS 트랜지스터의 임계치 전압이다.

시각 t1 ∼ t2에서는 제1 내부 제어 신호 HOUT는 레벨 시프터(108)에 의해레벨 변환된다. 도 8에서 N 채널 MOS 트랜지스터(122)는 도통 상태로 되어 P 채널 MOS 트랜지스터(128)의 게이트 전위를 "L" 레벨로 활성화한다. 한편, N 채널 MOS 트랜지스터(124)는, 인버터(130)의 작용에 의해 게이트에 제1 내부 제어 신호HOUT의 반전인 "H" 레벨이 부여되기 때문에 비도통 상태로 된다. 레벨 시프터(108)의 출력은 제공된 전원 전위인 외부 전원 전위 Ext.Vcc로 된다.

시각 t2에서는, 레벨 시프터(108)의 전압 변환이 종료하고, N 채널 MOS 트랜지스터(104)가 도통 상태로 된다. DQr의 전위는 도 4의 파형 B에 도시하는 바와 같이 (3.3V-Vt)의 전위를 향해 상승을 개시한다.

시각 t2 ∼ t3에서는 제1 내부 제어 신호 HOUT는 레벨 시프터(110)에 의해 레벨 변환된다. 레벨 시프터(108)의 경우와 마찬가지로 하여, 레벨 시프터(110)의 출력은 제공된 전원 전위인 외부 전원 전위 Ext.Vcc로 된다.

시각 t3에서는, 레벨 시프터(110)의 전압 변환이 종료하고, N 채널 MOS 트랜지스터(106)가 도통 상태로 된다. DQr의 전위는 도 4의 파형 C에 도시된 바와 같이 외부 전원 전위 Ext.Vcc(3.3V)의 전위를 향해 상승을 개시한다.

이상의 동작을 대강 진술하면, 각각의 트랜지스터 게이트의 "H" 레벨로서 제공되는 전압은, N 채널 MOS 트랜지스터(102), N 채널 MOS 트랜지스터(104), N 채널 MOS 트랜지스터(106)의 순서로 높게 되어 있다.

요컨대, N 채널 MOS 트랜지스터(102)의 게이트에는 그 "H" 레벨이 내부 전원 전위 Int. Vcc인 내부 제어 신호 HOUT가 제공된다.

N 채널 MOS 트랜지스터(104)의 게이트에는 레벨 시프터(108)에 의해 그 "H"레벨이 외부 전원 전위 Ext.Vcc인 신호가 제공된다. N 채널 MOS 트랜지스터(106)의 게이트에는, "H" 레벨이 내부 승압 전위 Vppo인 신호가 제공된다. 이 3개의 트랜지스터는, 레벨 시프터(108, 110)에 의한 지연 때문에, 게이트에 제공되는 전위가 낮은 트랜지스터부터 도통한다.

요컨대, N 채널 MOS 트랜지스터(102), N 채널 MOS 트랜지스터(104), N 채널 MOS 트랜지스터(106)의 순서로 도통한다.

내부 제어 신호 HOUT가 "L" 레벨에서 "H" 레벨로 상승하면 최초에 N 채널 MOS 트랜지스터(102)가 도통하고, 그 후 레벨 시프터(108)의 지연 시간만큼 지연되어 N 채널 MOS 트랜지스터(104)가 도통한다. 또한, 레벨 시프터(110)의 지연 시간만큼 지연되어 N 채널 MOS 트랜지스터(106)가 도통한다.

이와 같이, 게이트에 제공되는 전압이 낮은 순서대로 출력 트랜지스터를 도통시켜 출력 단자의 전위를 서서히 "H" 레벨까지 상승시킴으로써, 대전류가 외부 전원에서 출력 단자로 흐르는 것을 막을 수 있어, 링잉을 저감할 수 있다.

도 2에서는, 출력 트랜지스터를 병렬로 3개 접속하는 예를 나타냈했지만, 4개이상이어도 동일한 효과가 얻어진다.

[제2 실시 형태]

도 5는, 본 발명의 제2 실시 형태의 반도체 장치에 이용되는 출력 버퍼 회로(131)의 기본 구성을 나타내는 회로도이다.

출력 버퍼 회로(131)는, 제1 실시 형태의 변형예로서, 출력 트랜지스터로서 N 채널 MOS 트랜지스터(102, 104, 106) 대신, N 채널 MOS 트랜지스터(102a, 104a,106a)를 구비한다.

게이트 전위의 단위 변화량당 소스·드레인 전류의 변화량을 전류 구동 능력으로 하면, N 채널 MOS 트랜지스터(102a)는, N 채널 MOS 트랜지스터(104a, 106a)보다 전류 구동 능력이 작게 설정된다.

구체적으로는, 전류 구동 능력은 MOS 트랜지스터의 게이트 폭을 게이트 길이로 제한한 값(게이트 폭/게이트 길이)에 비례하기 때문에, N 채널 MOS 트랜지스터(102a, 104a, 106a)의 게이트 길이를 일정치로 하여 게이트 폭을 각각 W2, W4, W6으로 하면, W2<W4<W6으로 한다.

이와 같은 게이트 폭으로 설정함으로써, 출력 버퍼 회로가 "H" 출력을 출력할 때의 파형의 상승시에, 급격히 전류가 흐르는 것을 제1 실시 형태보다도 더 막을 수 있다. 즉, 링잉이 더욱 저감된다.

도 6은 출력 버퍼 회로(131)의 동작을 설명하기 위한 동작 파형도이다.

도 5, 도 6을 참조하여, 제2 내부 제어 신호 LOUT=“L" 상태일 경우를 생각한다. 이 때, N 채널 MOS 트랜지스터(112)는 비도통 상태이다.

출력 단자 DQr의 레벨이 초기에 0V일 때를 생각하면 제1 내부 제어 신호 HOUT는 "L" 레벨이고, 레벨 시프터(108, 110)의 출력인 노드 N12, N13의 전위도 "L" 레벨이기 때문에 N 채널 MOS 트랜지스터(102a, 104a 및 106a)는 각각 비도통 상태이다.

시각 t1에 있어서, 노드 N11에 인가되는 제1 내부 제어 신호 HOUT가 0V로부터 내부 강압 전위 Vcc(예를 들어, 2. 5V)까지 상승하면, 그로써 N 채널 MOS 트랜지스터(102a)가 도통 상태로 된다. DQr의 전위는 도 6의 파형 A′에 도시하는 바와 같이 (2.5V-Vt)의 전위를 향해 상승을 개시한다. 단, Vt는 N 채널 MOS 트랜지스터 임계치 전압이다.

시각 t1 ∼ t2에서는 제1 내부 제어 신호 HOUT는 레벨 시프터(108)에 의해 레벨 변환되고, 그 "H" 레벨이 제공된 전원 전위인 외부 전원 전위 Ext.Vcc로 된다.

시각 t2에서는, 레벨 시프터(108)의 전압 변환이 종료하고, N 채널 MOS 트랜지스터(104a)가 도통 상태로 된다. 출력 단자 DQr의 전위는 도 6의 파형 B′에 도시하는 바와 같이 (3.3V-Vt)의 전위를 향해 상승을 개시한다.

시각 t2 ∼ t3에서는 제1 내부 제어 신호 HOUT는 레벨 시프터(110)에 의해 레벨 변환되고, 노드 N13의 전위는, 그 "H" 레벨이 제공된 전원 전위인 내부 승압 전위 Vppo로 된다.

시각 t3에 있어서는, 레벨 시프터(110)의 전압 변환이 종료하고, N 채널 MOS 트랜지스터(106)가 도통 상태로 된다. DQr의 전위는 도 6의 파형 C′에 도시하는 바와 같이 외부 전원 전위 Ext.Vcc(3.3V)의 전위를 향해 상승을 개시한다.

도 6의 파형 Y는, 도 2에 도시한 출력 버퍼 회로(100)의 출력 파형을 도시하고 있고, 도 5에 도시한 출력 버퍼(131)는, 파형의 상승쪽이 시각 t1 ∼ t2 에 걸쳐 파형 Y에 비해 완만하며, 시각 t2 ∼ t3 에 걸쳐서는 급격해진다.

즉, 출력 단자로 유입하는 전류의 변화량이 가장 큰 시각 t1에서의 전류의 변화량의 크기의 피크를 낮춤과 동시에, 시각 t2 ∼ t3에서는 시각 t1 ∼ t2에서전류가 적었던 만큼을 보충하도록 크기가 큰 트랜지스터에서 전류를 공급한다.

따라서, 제2 실시 형태의 반도체 장치로 이용되는 출력 버퍼 회로(131)는, 링잉의 원인 중 하나인 전류 변화의 크기를 억제하면서도 출력 단자의 전위의 상승 시간은 짧고 우수한 출력 특성을 갖는다.

[제3 실시 형태]

도 7은, 제3 실시 형태의 반도체 장치에 이용되는 출력 버퍼 회로(150)의 구성을 도시하는 회로도이다.

제1 실시 형태와 다른 점은, N 채널 MCS 트랜지스터 단독의 게이트 전위를 제공하는 레벨 시프터(140)의 입력이 내부 제어 신호 HOUT를 수신하는 지연 회로(144)에 의해 제공되는 점이다.

도 8은, 도 7에 도시된 지연 회로(144)의 구성을 도시하는 회로도이다.

도 8을 참조하여, 지연 회로(144)는, 입력 신호 IIN을 게이트에서 수신하고, 소스가 접지 전위에 결합된 N 채널 MOS 트랜지스터(154)와, 입력 신호 IIN을 게이트에 수신하고, 소스가 내부 전원 전위 Int.Vcc에 결합되며, 드레인이 N 채널 MOS 트랜지스터(154)의 드레인과 결합된 P 채널 MOS 트랜지스터(152), N 채널 MOS 트랜지스터(154)의 드레인 전위를 게이트에서 수신하고, 소스가 접지 전위에 결합된 N 채널 MOS 트랜지스터(158), N 채널 MOS 트랜지스터(154)의 드레인의 전위를 게이트에서 수신하고, 소스가 내부 전원 전위 Int.Vcc에 결합되어 드레인이 N 채널 MOS 트랜지스터(158)의 드레인과 접속된 P 채널 MOS 트랜지스터(156)를 포함한다.

N 채널 MOS 트랜지스터(158)의 드레인의 전위는 지연 회로(144)의 출력 신호IOUT를 인가한다.

외부 전원 전위 Ext.Vcc는, 종종 반도체 장치에 외부 전원 전위를 인가하는 전원 라인을 타는 노이즈에 의해 전위가 변동한다. 그에 비해 내부 전원 전위 Int. Vcc나, 내부 승압 전위 Vppo는 반도체 장치 내부에서 발생되고, 안정화되어 있기 때문에 비교적 안정된 전위를 유지한다.

도 2, 도 5의 구성에서는, 외부 전원 전위 Ext.Vcc를 전원 전위로서 받는 레벨 시프터(108)가 내부 제어 신호 HOUT를 변환하고, 그 출력 신호를 수신하는 레벨 시프터(110)의 동작에 의해 출력 트랜지스터의 N 채널 MOS 트랜지스터(106)가 도통하는 타이밍이 결정된다. 이 구성에서는 외부 전원 전위 Ext.Vcc가 변동했을 경우, N 채널 MOS 트랜지스터(106)가 도통하는 타이밍이 영향을 받는다.

도 7에 도시된 바와 같이 구성함으로써, 외부 전원 전위 Ext.Vcc가 다소 변동해도 각 트랜지스터가 도통하는 타이밍을 일정하게 유지할 수 있기 때문에 출력 단자 DQr로부터 출력되는 출력 파형을 안정시킬 수 있다.

도 7에서는, 레벨 시프터(140) 앞에 지연 회로(144)를 접속하고 있지만, 레벨 시프터(140)의 출력 신호와 N 채널 MOS 트랜지스터(136)의 게이트 사이에 지연 회로를 설치해도 동일한 효과가 얻어진다.

[제4 실시 형태]

도 9는, 제4 실시 형태의 반도체 장치에 이용되는 출력 버퍼 회로(170)의 구성을 도시하는 회로도이다.

도 9를 참조하여, 출력 버퍼 회로(170)는, 제1 내부 제어 신호 HOUT를 수신하는 지연 회로(178)와, 지연 회로(178)의 출력을 수신하고, 내부 승압 전위 Vppo의 전위에 따라 레벨 변환하는 레벨 시프터(180), 레벨 시프터(180)의 출력을 게이트에서 수신하고 출력 단자 DQr과 외부 전원 전위 Ext.Vcc를 결합하는 N채널 MOS 트랜지스터(172), 제1 내부 제어 신호 HOUT를 수신하는 구동 회로(192), 구동 회로(192)의 출력을 수신하고 외부 전원 전위 Ext.Vcc와 출력 단자 DQr를 결합하는 N 채널 MOS 트랜지스터(174), 제2 내부 제어 신호 LOUT를 게이트에서 수신하고 접지 전위와 출력 단자 DQr을 결합하는 N 채널 MOS 트랜지스터(176)를 포함한다.

구동 회로(192)는, 제1 내부 제어 신호 HOUT를 게이트에 수신하고, 소스가 접지 전위에 접속된 N 채널 MOS 트랜지스터(184), 제1 내부 제어 신호 HOUT를 게이트에서 수신하고, 소스가 내부 전원 전위 Int.Vcc에 결합되며, 드레인이 N 채널 MOS 트랜지스터(184)의 드레인과 접속된 P 채널 MOS 트랜지스터(182), 게이트에 N 채널 MOS 트랜지스터(184)의 드레인 전위를 수신하고 소스가 접지 전위에 결합된 N 채널 MOS 트랜지스터(190), 게이트에 N 채널 MOS 트랜지스터(184)의 드레인 전위를 수신하여 드레인이 N 채널 MOS 트랜지스터(190)의 드레인과 접속된 P 채널 MOS 트랜지스터(188), 게이트 및 드레인이 P 채널 MOS 트랜지스터(188)의 소스와 접속되고 소스가 내부 전원 전위 Int.Vcc와 결합된 P 채널 MOS 트랜지스터(186)를 포함한다.

지연 회로(178)는 도 8에서 도시한 지연 회로(144)와 동일한 구성을 취하고, 레벨 시프터(180)는 도 3에서 도시한 레벨 시프터(108)와 동일한 구성을 취하므로 설명은 반복하지 않는다.

제4 실시 형태에서는, 출력 버퍼의 "H" 측 구동 트랜지스터 중, 먼저 도통시킬 N 채널 MOS 트랜지스터(174)의 게이트에 제공하는 전위를 내부 전원 전위 Int.Vcc보다 P 채널 MOS 트랜지스터(186) 임계치 전압만큼 낮게 설정한다.

도 10은, 도 9에 도시된 출력 버퍼 회로(170)의 동작을 설명하기 위한 동작 파형도이다.

도 9, 도 10을 참조하여, 제2 내부 제어 신호 LOUT= "L" 상태일 경우를 생각한다. 이 때, N 채널 MOS 트랜지스터(176)는 비도통 상태이다.

출력 단자 DQr의 레벨이 초기에 0V일 때를 생각하면 제1 내부 제어 신호 HOUT는 "L" 레벨이고, 노드 N32, N33의 전위도 "L" 레벨이기 때문에 N 채널 MOS 트랜지스터(172, 174)는 각각 비도통 상태이다.

시각 t1에 있어서, 노드 N1에 인가되는 제1 내부 제어 신호 HOUT가 0V에서 내부 강압 전위 Vcc(예를 들면, 2.5V)까지 상승한다.

시각 t2에 있어서는, P 채널 MOS 트랜지스터(182) 및 N 채널 MOS 트랜지스터(184)로 구성되는 인버터에 의해 반전된 제1 내부 제어 신호 HOUT에 따라 노드 N32의 전위가 "H" 레벨로 된다. N32의 전위는 P 채널 MOS 트랜지스터(186) 임계치 Vtp만큼 내부 강압 전위 Vcc에서 더 하강한 전위로 된다.

시각 t2 ∼ t3에서는 N 채널 MOS 트랜지스터(174)가 도통 상태로 된다. 출력 단자 DQr의 전위는 도 10의 파형 A"에 도시된 바와 같은(2.5V-Vtp-Vt) 전위를 향해 상승을 개시한다.

시각 t3에 있어서는, 지연 회로(178), 레벨 시프터(180)를 통한 전압 변환이종료하고, N 채널 MOS 트랜지스터(172)가 도통 상태로 된다. DQr의 전위는 도 10의 파형 B"에 도시하는 바와 같이 외부 전원 전위 Ext.Vcc(3.3V)의 전위를 향해 상승을 개시한다.

이 구성을 이용함으로써, 최초로 도통하는 N 채널 MOS 트랜지스터(174)의 게이트 전위가 더욱 낮게 설정되기 때문에 제1 실시 형태의 경우보다도 출력의 상승하는 초기에 도통하는 트랜지스터에 흐르는 전류량을 더욱 줄일 수 있기 때문에, 제1 실시 형태보다도 더 링잉을 저감시킬 수 있다.

제1 실시 형태와 마찬가지로, 병렬로 설치된 "H" 측 구동 트랜지스터의 수가 3개 이상이라도, 동일한 효과과 얻어진다.

또한, 제2 실시 형태와 마찬가지로, N 채널 MOS 트랜지스터(172)의 게이트폭보다 N 채널 MOS 트랜지스터(174)의 게이트 폭을 작게 해 더욱 효과를 크게 하는 것도 생각할 수 있다.

발명의 상세한 설명의 항에서 이루어지는 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명확하게 하기 위한 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 범위 내에서 여러가지 변경하여 실시할 수 있다.

이상과 같이, 본 발명에 따른 반도체 장치는, 출력 단자의 전위를 나눠 "H" 레벨까지 상승시킴으로써, 대전류가 반도체 장치의 출력 버퍼로부터 출력 단자로 흐르는 것을 막을 수 있어, 링잉을 저감시킬 수 있다.

또한, 본 발명에 따른 반도체 장치는, 출력 단자의 전위를 3단계로 나눠 "H" 레벨까지 상승시킴으로써 대전류가 반도체 장치의 출력 버퍼로부터 출력 단자로 흐르는 것을 막을 수 있고, 더욱 링잉을 저감할 수 있다.

또, 본 발명에 따른 반도체 장치는, 출력 단자의 전위를 3단계로 나눠 "H" 레벨까지 상승하는 출력 트랜지스터의 전류 구동 능력을 서서히 크게 함으로써, 전류가 외부 전원으로부터 출력 단자를 향해 흐르기 시작하는 시점의 전류값을 더욱 작게 하기 때문에, 더욱 링잉을 저감시킬 수 있다.

Claims (3)

1. 반도체 기판상에 형성되는 반도체 장치에 있어서,

   출력 단자;

   제1 내부 제어 신호(HOUT)의 활성화에 따라 상기 출력 단자에 전원으로부터 전류를 공급하는 제1 MOS 트랜지스터;

   상기 제1 내부 제어 신호의 활성화에 따라, 상기 제1 내부 제어 신호 보다 높은 활성화 전위를 갖는 제2 내부 제어 신호를 출력하는 제1 구동 회로;

   상기 제2 내부 제어 신호를 게이트에서 수신하고, 상기 제2 내부 제어 신호의 활성화에 따라 상기 출력 단자에 상기 전원으로부터 전류를 공급하는 제2 MOS 트랜지스터;

   상기 제1 내부 제어 신호의 활성화에 따라, 상기 제2 내부 제어 신호의 활성화보다 지연되고, 상기 제2 내부 제어 신호보다 높은 활성화 전위를 갖는 제3 내부 제어 신호를 출력하는 제2 구동 회로; 및

   상기 제3 내부 제어 신호를 게이트에서 수신하고, 상기 제3 내부 제어 신호의 활성화에 따라 상기 출력 단자에 상기 전원으로부터 전류를 공급하는 제3 MOS 트랜지스터

   를 구비하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서,

   게이트 전위의 단위 변화량당 소스·드레인 전류의 변화량을 전류 구동 능력으로 할 때,

   상기 제3 MOS 트랜지스터의 전류 구동 능력은, 상기 제2 MOS 트랜지스터의 전류 구동 능력보다 크고,

   상기 제2 MOS 트랜지스터의 전류 구동 능력은 상기 제1 MOS 트랜지스터의 전류 구동 능력보다 큰 것을 특징으로 하는 반도체 장치.
3. 반도체 기판 상에 형성되는 반도체 장치에 있어서,

   출력 단자;

   제1 내부 제어 신호의 활성화에 따라 상기 출력 단자에 전원으로부터 전류를 공급하는 제1 MOS 트랜지스터;

   상기 제1 내부 제어 신호의 활성화에 따라, 상기 제1 내부 제어 신호보다 높은 활성화 전위를 갖는 제2 내부 제어 신호를 출력하는 제1 구동 회로;

   상기 제2 내부 제어 신호를 게이트에서 받아, 상기 제2 내부 제어 신호의 활성화에 따라 상기 출력 단자에 상기 전원으로부터 전류를 공급하는 제2 MOS 트랜지스터;

   상기 전원의 전위를 받아 승압하여, 내부 승압 전위를 발생시키는 승압 회로;

   상기 전원의 전위를 받아 강압하여, 내부 강압 전위를 발생시키는 강압 회로; 및

   상기 제1 내부 제어 신호를 받아 상기 제1 MOS 트랜지스터의 게이트 전위를 구동하는 제2 구동 회로

   를 포함하며,

   상기 제1 내부 제어 신호의 활성화 전위는 상기 내부 강압 전위이고,

   상기 제2 내부 제어 신호의 활성화 전위는 상기 내부 승압 전위이며,

   상기 제2 구동 회로는 상기 내부 강압 전위를 받아 더욱 강압하는 전압 강하 회로를 포함하고, 상기 전압 강하 회로가 발생시키는 전위에 따라 상기 제1 MOS 트랜지스터의 게이트 전위를 구동하는 것을 특징으로 하는 반도체 장치.