KR20030003428A

KR20030003428A - 저전력 출력 드라이버

Info

Publication number: KR20030003428A
Application number: KR1020010039169A
Authority: KR
Inventors: 안정홍
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-30
Filing date: 2001-06-30
Publication date: 2003-01-10

Abstract

본 발명은 저전력 출력 드라이버에 관한 것으로 이를 위한 본 발명은, 입력신호가 반전되어 출력되는 출력단; 상기 출력단을 풀업시키는 풀업부; 상기 출력단을 풀다운 시키는 풀다운부; 입력신호를 반전하여 동일한 전위 레벨을 가지는 제1 제어신호와 제2 제어신호를 생성하는 제어신호 생성부; 상기 제1 제어신호가 제1 논리 레벨을 가질시 상기 풀업부가 턴온되는 시간을 소정시간 딜레이하여 상기 풀다운부와 동시에 전류패스가 형성되지 않도록 하는 제1 시간제어부; 상기 제2 제어신호가 제2 논리 레벨을 가질시 상기 다운부가 턴온되는 시간을 소정시간 딜레이하여 상기 풀업부와 동시에 전류패스가 형성되지 않도록 하는 제2 시간제어부를 포함하여 이루어진다.

Description

저전력 출력 드라이버{Output Driver with low power consumption}

본 발명은 출력 드라이버에 관한 것으로, 특히 저전력 출력 드라이버에 관한 것이다.

일반적으로, 반도체 회로에서 가장 빈번하게 사용되는 출력 드라이버는 PMOS와 NMOS로 구성된 인버터 형태의 회로를 많이 이용하는데, 상기 인버터 형태로 구성되는 출력 드라이버는 입력 데이터가 하이 레벨에서 로우로 또는 로우 레벨에서하이 레벨로 천이시 PMOS와 NMOS가 일시적으로 모두 활성화되어 전류소모를 증가시키는 특징이 있다.

도 1은 종래의 출력드라이버의 상세 회로도를 도시한 것이다.

도 1을 참조하면, 출력드라이버 인에이블신호(EN)을 입력으로 하는 인버터(10)와, 상기 인버터(10)의 출력을 반전하는 인버터(20)와, 상기 인버터(10)의 출력과 입력 데이터(IN)를 입력으로 하는 낸드게이트(30)와, 상기 인버터(10)의 출력과 입력 데이터(IN)를 입력으로 하는 노아게이트(40)와, 인버터 구성되어 상기 낸드게이트(30)와 노아게이트(40)의 출력에 각각 응답하는 PMOS(50)및 NMOS(60)를 포함하여 이루어진다.

상기한 구성을 가진 종래의 출력드라이버의 동작을 도 1을 참조하여 상세히 설명하도록 한다.

먼저, 출력드라이버 인에이블신호(EN)가 하이 레벨이고 입력 데이터(IN)가 하이 레벨일때는 상기 노아게이트(40)와 낸드게이트(30)의 출력이 로우 레벨이 되므로 PMOS(50)가 활성화되어 출력단(OUT)에 하이 레벨을 출력한다.

이어서, 상기 입력 데이터(IN)가 로우 레벨로 천이하게 되면, 낸드게이트(30)와 노아게이트(40)가 하이 레벨을 출력하게 되므로 출력단(OUT)에는 로우 레벨이 출력된다.

여기서, 상기 낸드게이트(30)와 노아게이트(40)에서 출력되는 신호들에 의하여 상기 PMOS(50)와 NMOS(60)가 극히 짧은 시간동안 동시에 턴온되는 순간이 발생하게 된다.

상기 출력드라이버는 출력단(OUT)에 연결될 외부 디바이스를 충분히 구동하기 위하여 PMOS(50)와 NMOS(60)의 구동능력을 크게하는 바, 상기한 바와 같이 PMOS(50)와 NMOS(60)가 동시에 턴온되는 순간에 많은 전력을 소모하게 된다.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 출력드라이버의 구동능력을 감소시키지 않으면서도 전력소모가 적은 출력드라이버를 제공함에 그 목적이 있다.

도 1은 종래의 출력 드라이버의 상세 회로도.

도 2는 본 발명에 따른 저전력 출력 드라이버의 일실시예.

* 도면의 주요 부분에 대한 부호의 설명

100 : 제어신호 생성부 200 : 시간제어부

300 : 출력부

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 저전력 출력드라이버의 일실시예이다.

도 2를 참조하면, 본 발명은 저전력 출력 드라이버에 관한 것으로 이를 위한 본 발명은, 입력 데이터(IN)가 반전되어 출력되는 출력단(OUT)과, 상기 출력단(OUT)을 풀업시키는 풀업부(300)와, 상기 출력단(OUT)을 풀다운 시키는 풀다운부(400)와, 입력 데이터(IN)를 반전하여 동일한 전위 레벨을 가지는 제1 제어신호(PU)와 제2 제어신호(PD)를 생성하는 제어신호 생성부(100)와, 상기 제1 제어신호(PU)가 로우 레벨을 가질시 상기 풀업부(300)가 턴온되는 시간을 소정시간 딜레이하여 상기 풀다운부(400)와 동시에 전류패스가 형성되지 않도록 하는 제1 시간제어부(210)와, 상기 제2 제어신호(PD)가 하이 레벨을 가질시 상기 풀다운부(400)가 턴온되는 시간을 소정시간 딜레이하여 상기 풀업부(300)와 동시에 전류패스가 형성되지 않도록 하는 제2 시간제어부(220)를 포함하여 이루어진다.

구체적으로, 상기 제어신호 생성부(100)는 출력드라이버 인에이블신호(EN)를 입력으로 하는 인버터(110)와, 상기 인버터(110)의 출력을 반전하는 인버터(120)와, 상기 인버터(110)의 출력과 입력 데이터(IN)를 입력으로 하는 낸드게이트(130)와, 상기 인버터(110)의 출력과 입력 데이터(IN)를 입력으로 하는 노아게이트(140)를 포함하여 실시 구성되며,

상기 시간제어부(200)는, 상기 제1 제어신호(PU)와 제2 제어신호(PD)가 로우레벨일때 제1 제어신호(PU)가 소정시간 딜레이된 제3 제어신호(PU_OB)를 생성하는 제1 시간제어부(210)와, 상기 제1 제어신호(PU)와 제2 제어신호(PD)가 하이 레벨일때 제2 제어신호(PD)가 소정시간 딜레이된 제4 제어신호(PDD_OB)를 생성하는 제2 시간 제어부(220)를 포함하여 구성되되, 상기 제1 시간제어부(210)는, 일측과 게이트는 상기 제1 제어신호(PU)를 입력받고 타측은 노드 1에 연결되는 NMOS(211)와, 상기 제1 제어신호(PU)를 입력으로 하는 인버터(212)와, 일측은 상기 제1 제어신호(PU)에 응답하고 타측은 상기 NMOS(211)의 타측과 공동으로 연결되고 게이트는 상기 인버터(212)의 출력단에 연결되는 PMOS(213)와, 게이트는 상기 인버터(212)의 출력단에 연결되고 일측은 상기 노드 1에 연결되는 NMOS(214)와, 게이트는 상기 제1 제어신호(PU)를 입력받고 일측은 상기 노드 1에 연결되는 PMOS(215) 및 일측은 상기 제1 제어신호(PU)를 입력받고 타측은 상기 NMOS(214)의 타측과 PMOS(215)의 타측과 공동으로 연결되는 제1 지연부(216)를 포함하여 실시 구성되고, 상기 제2 시간지연부(220)는, 일측과 게이트는 상기 제2 제어신호(PD)를 입력받고 타측은 노드 2에 연결되는 NMOS(221)와, 상기 제2 제어신호(PD)를 입력으로 하는 인버터(222)와, 일측은 상기 제2 제어신호(PD)에 응답하고 타측은 상기 NMOS(221)의 타측과 공동으로 연결되고 게이트는 상기 인버터(222)의 출력단에 연결되는 PMOS(223)와, 게이트는 상기 인버터(222)의 출력단에 연결되고 일측은 상기 노드 2에 연결되는 NMOS(224)와, 게이트는 상기 제2 제어신호(PD)를 입력받고 일측은 노드 2에 연결되는 PMOS(225) 및 일측은 상기 제2 제어신호(PD)를 입력받고 타측은 상기 NMOS(224)의 타측과 PMOS(225)의 타측과 공동으로 연결되는 제2지연부(226)를 포함하여 실시 구성된다.

이하, 도 2를 참조하여 상기한 저전력 출력드라이버의 동작을 상세히 살펴보도록 한다.

먼저, 출력드라이버 인에이블신호(EN)이 하이 레벨인 상태, 즉 출력드라이버의 동작이 허용된 상태에서 입력 데이터(IN)가 하이 레벨이면, 상기 제어신호 생성부(100)의 낸드게이트(130)와 노아게이트(140)는 로우 레벨을 출력하므로 제1 제어신호(PU)와 제2 제어신호(PD)는 로우 레벨이 된다.

이어서, 상기 제1 제어신호(PU)가 로우 레벨이므로 상기 NMOS(211)가 턴 오프되고 인버터(212)에서 반전된 제1 제어신호(PU)를 게이트에 인가받는 PMOS(213)도 턴 오프된다.

이때, 상기 인버터(212)에서 반전된 제1 제어신호(PU)를 인가받는 NMOS(214)와 제1 제어신호(PU)를 게이트에 인가받는 PMOS(215)가 턴온 되므로, 상기 제1 지연부(216)의 출력 패스(PATH)가 구성되므로 상기 제1 제어신호(PU)는 제1 지연부(216)에서 소정시간 딜레이 된후 제3 제어신호로서 출력되어 PMOS(311)를 턴온시키므로 출력단(OUT)에서는 전원전압(VDD)을 출력하게 된다.

이때, 상기 제1 시간지연부(210)에서 소정시간 딜레이시킨후 PMOS(311)을 턴온 시키는것은 NMOS(312)가 완전히 턴 오프되는 시간을 기다림으로서 PMOS(311)와 NMOS(312)가 동시에 턴온되는 일이 없도록 하기 위함이다.

한편, 상기 제2 시간지연부(220)에서는, 제2 제어신호(PD)가 로우 레벨이므로, NMOS(223)와 PMOS(221)는 턴온 상태에 있게되어 노드 2로 로우 레벨을 출력하고 상기 NMOS(224)와 PMOS(225)가 턴 오프되어 제2 지연부(226)의 출력 패스(PATH)가 차단되므로 NMOS(312)는 비활성화 상태에 있게 된다.

다음으로, 입력 데이터(IN)가 로우 레벨이면, 상기 제어신호 생성부(100)의 낸드게이트(130)와 노아게이트(140)는 하이 레벨을 출력하므로 제1 제어신호(PU)와 제2 제어신호(PD)는 하이 레벨이 된다.

이어서, 상기 제1 제어신호(PU)가 하이 레벨이므로 NMOS(211)가 턴온되고 인버터(212)에서 상기 제1 제어신호(PU)가 반전되므로 PMOS(213)도 턴온된다.

또한, 상기 제1 제어신호(PU)가 하이 레벨이므로, PMOS(215)가 턴 오프되고 인버터(212)에서 반전된 제1 제어신호(PU)를 게이트에 인가받는 NMOS(214)도 턴 오프되어 상기 제1 지연부(216)의 출력 패스(PATH)가 차단된다.

따라서, 상기 제1 제어신호(PU)는 상기 PMOS(311)의 게이트에 하이 레벨을 인가한다.

한편, 상기 제2 제어신호가 하이 레벨이므로, NMOS(223)와 PMOS(221)은 턴 오프되고 NMOS(224)와 PMOS(225)는 턴온 되므로 상기 제2 시간제어부(210)에 입력된 제2 제어신호는 제2 지연부(226)에서 일정시간 지연되어 제4 제어신호(PD_OB)로서 출력되므로 NMOS(312)가 턴온되어 출력단(OUT)에서는 로우 레벨을 출력하게 된다.

이때, 상기 제2 시간지연부(220)에서 소정시간 딜레이시킨후 NMOS(312)을 턴온 시키는것은 PMOS(312)가 완전히 턴 오프 되는 시간을 기다림으로서 PMOS(311)와 NMOS(312)가 동시에 턴온되는 일이 없도록 하기 위함이다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기한 바와 같이 본 발명은, 반도체 회로에서 많이 사용되는 출력드라이버를 구성하는 PMOS와 NMOS의 동작 시간을 달리 함으로서 동시에 턴온되지 않으므로 출력드라이버의 전력소모를 줄일수 있다.

Claims

입력 데이터가 반전되어 출력되는 출력단;

상기 출력단을 풀업시키는 풀업부;

상기 출력단을 풀다운 시키는 풀다운부;

입력 데이터를 반전하여 동일한 전위 레벨을 가지는 제1 제어신호와 제2 제어신호를 생성하는 제어신호 생성부;

상기 제1 제어신호가 제1 논리 레벨을 가질시 상기 풀업부가 턴온되는 시간을 소정시간 딜레이하여 상기 풀다운부와 동시에 전류패스가 형성되지 않도록 하는 제1 시간제어부;

상기 제2 제어신호가 제2 논리 레벨을 가질시 상기 다운부가 턴온되는 시간을 소정시간 딜레이하여 상기 풀업부와 동시에 전류패스가 형성되지 않도록 하는 제2 시간제어부;

를 포함하여 이루어지는 것을 특징으로 하는 저전력 출력 드라이버.
제 1 항에 있어서,

상기 시간제어부는,

상기 제1 제어신호와 제2 제어신호가 제1 논리 레벨일시 제1 제어신호가 소정시간 딜레이된 제3 제어신호를 생성하는 제1 시간제어부;

상기 제1 제어신호와 제2 제어신호가 제2 논리 레벨일시 제2 제어신호가 소정시간 딜레이된 제4 제어신호를 생성하는 제2 시간 제어부;

를 포함하여 이루어지는 것을 특징으로 하는 저전력 출력 드라이버.
제 2 항에 있어서,

상기 제1 시간제어부는,

일측과 게이트는 상기 제1 제어신호를 입력받고 타측은 제1 노드에 연결되는 제1 NMOS;

상기 제1 제어신호를 입력으로 하는 제1 인버터;

일측은 상기 제1 제어신호에 응답하고 타측은 상기 제1 NMOS의 타측과 공동으로 연결되고 게이트는 상기 제1 인버터의 출력단에 연결되는 제1 PMOS;

게이트는 상기 제1 인버터의 출력단에 연결되고 일측은 상기 제1 노드에 연결되는 제2 NMOS;

게이트는 상기 제1 제어신호를 입력받고 일측은 상기 제1 제어신호를 입력받는 제2 PMOS; 및

일측은 상기 제1 제어신호를 입력받고 타측은 상기 제2 NMOS의 타측과 제2PMOS의 타측과 공동으로 연결되는 제1 지연부를 포함하여 이루어지는 것을 특징으로 하는 저전력 출력 드라이버.
일측과 게이트는 상기 제2 제어신호를 입력받고 타측은 제2 노드에 연결되는 제3 NMOS;

상기 제2 제어신호를 입력으로 하는 제2 인버터;

일측은 상기 제2 제어신호에 응답하고 타측은 상기 제3 NMOS의 타측과 공동으로 연결되고 게이트는 상기 제2 인버터의 출력단에 연결되는 제3 PMOS;

게이트는 상기 제2 인버터의 출력단에 연결되고 일측은 상기 제2 노드에 연결되는 제4 NMOS;

게이트는 상기 제2 제어신호를 입력받고 일측은 상기 제2 노드에 연결되는 제4 PMOS; 및

일측은 상기 제2 제어신호를 입력받고 타측은 상기 제4 NMOS의 타측과 제4 PMOS의 타측과 공동으로 연결되는 제2 지연부를 포함하여 이루어지는 것을 특징으로 하는 저전력 출력 드라이버.