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KR960039434A - 금속 게이트 전극을 갖는 트랜지스터 및 그 제조방법 - Google Patents

금속 게이트 전극을 갖는 트랜지스터 및 그 제조방법 Download PDF

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KR960039434A
KR960039434A KR1019950009451A KR19950009451A KR960039434A KR 960039434 A KR960039434 A KR 960039434A KR 1019950009451 A KR1019950009451 A KR 1019950009451A KR 19950009451 A KR19950009451 A KR 19950009451A KR 960039434 A KR960039434 A KR 960039434A
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metal
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문종
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김광호
삼성전자 주식회사
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Abstract

금속 게이트 전극을 갖는 트랜지스터 및 그 제조 방법.이 개시되어 있다 본 발명은 트랜지스터를 형성함에 있어서, 게이트 전극의 상부 금속막 패턴으로 비저항이 매우 작은 금속을 선택적으로 증착하여 게이트 전극의 저항을 낮추고, 하부 금속막 패턴으로는 질화계금속막을 형성하여 표면 채널을 갖는 P채널 트랜지스터를 제조하는 것이다.

Description

금속 게이트 전극을 갖는 트랜지스터 및 그 제조 방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도와, 제3도는 본 발명에 의해 제조된 트랜지스터를 도시한 단면도들이다.

Claims (11)

  1. 주 표면에 소자분리를 위한 필드 산화막과 트랜지스터의 게이트 절연막이 형성된 제1도전형 반도체기판;상기 게이트 절연막 상의 일부에 제1금속막 패턴과 제2금속막 패턴이 적층되어 형성된 게이트 전극; 상기 게이트 전극의 양 측벽에 제1절연막으로 형성된 스페이서; 상기 게이트 전극 양 옆의 게이트 절연막 아래에 상기 제1도전형과 반대의 제2도전형으로 형성된 소오스/드레인 영역; 및 상기 소오스/드레인 영역이 형성된 반도체 기판 전면에 증착된 제2절연막을 구비하여 트랜지스터가 형성되는 것을 특징으로 하는 반도체 장치.
  2. 주 표면에 소자분리를 위한 필드 산화막과 트랜지스터의 게이트 절연막이 형성된 제1도전형 반도체기판; 상기 게이트 절연막 상의 일부에 폴리실리콘막 패턴, 제1금속막패턴, 및 제2금속막 패턴이 차례로 적충되어 형성된 게이트 전극; 상기 게이트 전극의 양 측벽에 제1절연막으로 형성된 스페이서; 상기 게이트 전극 양옆의 게이트 절연막 아래에 상기 제1도전형과, 반대의 제2도전형의 형성된 소오스/드레인 영역; 및 상기 소오스/드레인 영역이 형성된 반도체기판 전면에 증착된 제2절연막을 구비하여 트랜지스터가 형성되는 것을 특징으로 하는 반도체장치
  3. 제2항에 있어서, 상기 제1금속막 패턴은 질화텅스텐(WN), 질화타이타늄(TiN), 및 질화탄탈륨(TaN)으로 이루어진 일군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 제2금속막 패턴은 금(Au) 또는 구리(Cu)로 형성하는 것을 특징으로 하는 반도체 장치
  5. 제2항에 있어서, 상기 스페이서는 질화실리콘(SiN)막으로 형성하는 것을 특징으로 하는 반도체 장치
  6. 제1도전형의 반도체기판 주 표면에 필드산화마글 형성함으로써, 활성영역과 비활성영역을 한정하는 단계; 상기 활성영역과, 비활성영역이 한정된 반도체기판 전면에 게이트 절연,막 제1금속막, 그리고, 제1절연막을 차례로 형성하는 단계; 상기 활성영역 상기 일부에 상기 제1절연막과 상기 제1금속막을 패터닝 하여 제1절연막패턴과, 제1금속막 패턴으로 이루어지는 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 및 상기 필드 산화막을 이온주입 마스크로 하여 제2도전형의 불순물을 제1도우즈로 이온주입함으로써 제2도전형의 저농도 소오스/드레인 영역을 형성하는 단계; 상기 게이트 패턴의 양 측벽에 제2절연막으로 이루어진 스페이서를 형성한 후 상기 제1절연막 패턴을 제거하는 단계; 상기 제1금속막 패턴 상부에만 제2금속막 패턴을 선택적으로 형성하여 상기 제1금속막 패턴과, 상기 제2금속막 패턴으로 이루어지는 게이트 전극을 형성하는 단계; 상기 게이트 전극, 상기 스페이서, 그리고, 상기 필드 산화막을 LDHS주입 마스크로 하여 제2도전형의 불순물을 상기 제1도우즈보다 많은 제2도우즈로 이온주입함으로써 제2도전형의 고,농도 소오스/드레인 영역을 형성하는 단계; 및 상기 고농도 소오스/드레인 영역이 형성된 반도체기기판 전면에 제3절연막을 증착하는 단계를 구비하여 트랜지스터를 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  7. 제1도전형의 반도체기판 주 표면에 필드 산화막을 형성함으로써, 활성영역과 비활성역을 한정하는 단계; 상기 활성영역과 비활성영역이 한정된 반도체기판 전면에 게이트 절연막, 폴리시릴콘막, 제1금속막, 그리고, 제1절연막을 차례로 형성하는 단계; 상기 활성영역 상의 일부에 상기 제1절연막, 상기 제1금속막 그리고, 상기 폴리실리콘막을 패터닝하여 제1절연막 패턴, 제1금속막패턴, 그리고, 폴리실리콘막 패턴으로 이루어지는 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 및 상기 필드 산화막을 이온주입 마스크로 하여 제2도전형의 불순물을 제1도우즈로 이온주입함으로써, 제2도전형의 저농도 소오스/드레인 영역을 형성하는 단계; 상기 게이트 패턴의 양 측벽에 제2절연막으로 이루어진 스페이서를 형성한 후, 상기 제1절연막 패턴을 제거하는 단계; 상기 제1금속막 패턴 상부에만 제2금속막 패턴을 선택적으로 형성하여 상기 폴리실리콘막 패턴, 제1금속막 패턴, 그리고 상기 제2금속막 패턴으로 이루어지는 게이트 전극을 형성하는 단계; 상기 게이트 전극, 상기 스페이서, 그리고, 상기 필드 산화막을 이온주입 마스크로 하여 제2도전형의 불순물을 상기 제1도우즈보다 많은 제2도우즈로 이온주입함으로써, 제2도전형의 고,농도 소오수/드레인 영역을 형성하는 단계; 및 상기 고농도 소오스/드레인 영역이 형성된 반도체기판 전면에 제3절연막을 증착하는 단계를 구비하여 트랜지스터를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 제1절연막은 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 제7항에 있어서 상기 스페이서는 질화실리콘막(SiN)으로 형성하는 것을 특징으로 라는 반도체장치의 반도체장치의 제조 방법.
  10. 제7항에 있어서, 상기 제1금속막은 질화타이타늄(TiN) 질화텅스텐(WN) 및 질화탄탈륨(TaN)으로 이루어진 일군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제7항에 있어서, 상기 제2금속막은 구리(Cu)또는 금(Au)으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항: 최초출원 내용에 의하여 공개하는 것임.
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