KR20010004934A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 듀얼 게이트의 형성시 P형 불순물의 확산을 효과적으로 방지하여 P형 게이트의 공핍현상을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따라, NMOS 및 PMOS 트랜지스터 영역이 정의되고, NMOS 트랜지스터 영역에는 P웰이 형성되고, PMOS 트랜지스터 영역에는 N웰이 형성된 반도체 기판을 제공하고, 기판 상에 게이트 절연막 및 폴리실리콘막을 순차적으로 형성한다. 그런 다음, NMOS 트랜지스터 영역의 폴리실리콘막으로 N형 불순물 이온을 주입하고, PMOS 트랜지스터 영역의 폴리실리콘막으로 P형 불순물이온을 주입한 후, 불순물 이온이 각각 주입된 폴리실리콘막 표면 상에 확산차단층을 형성한다. 그리고 나서, 확산차단층 상에 금속 실리사이드막을 형성하고, 금속 실리사이드막, 확산차단층 및 폴리실리콘막을 패터닝하여 NMOS 트랜지스터 영역에 N형 게이트를 형성함과 동시에 PMOS 트랜지스터 영역에 P형 게이트를 형성하고, N형 및 P형 게이트의 측벽에 스페이서를 형성한다. 본 실시예에서, 확산차단층은 Si3N4막으로 30 내지 50Å의 두께로 형성하고, 스페이서는 Si3N4막과 같은 질화막으로 형성하고, P형 불순물 이온으로서 In 이온을 사용한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 듀얼 게이트(dual gate)를 구비한 반도체 소자의 제조방법에 관한 것이다.
PMOS 트랜지스터와 NMOS 트랜지스터가 공존하는 CMOS 소자를 N형 및 P형의 듀얼 게이트(dual gate)를 적용하여 형성한다. 즉, NMOS 트랜지스터에는 N형 게이트를 형성하고, PMOS 트랜지스터에는 P형 게이트를 형성한다.
한편, 반도체 소자의 고집적화에 따라, 게이트 산화막의 두께를 감소시켜 온전류(on current)를 증가시키고, 문턱전압(threshold voltage)을 낮추여야 한다. 그러나, 상기한 듀얼 게이트의 경우 P형 불순물의 외방확산으로 인하여 P형 게이트의 공핍(depletion) 현상이 발생되어 게이트 산화막의 물리적 두께보다 전기적 두께가 두꺼워져서, 온전류가 증가되고 문턱전압이 높아진다. 또한, 상기한 CMOS 소자의 경우에는 PMOS 트랜지스터에 의해 소자의 특성이 결정되기 때문에, P형 게이트의 공핍현상의 발생으로 인하여 소자의 특성이 저하된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 듀얼 게이트의 형성시 P형 불순물의 확산을 효과적으로 방지하여 P형 게이트의 공핍현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 기판 11 : P웰
12 : N웰 13 : 게이트 절연막
14 : 폴리실리콘막 15 : 포토레지스트 패턴
16 : 확산차단층 17 : 금속 실리사이드막
18 : 스페이서 100A : N형 게이트
100B : P형 게이트 NMOS : NMOS 트랜지스터 영역
PMOS : PMOS 트랜지스터 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라, NMOS 및 PMOS 트랜지스터 영역이 정의되고, NMOS 트랜지스터 영역에는 P웰이 형성되고, PMOS 트랜지스터 영역에는 N웰이 형성된 반도체 기판을 제공하고, 기판 상에 게이트 절연막 및 폴리실리콘막을 순차적으로 형성한다. 그런 다음, NMOS 트랜지스터 영역의 폴리실리콘막으로 N형 불순물 이온을 주입하고, PMOS 트랜지스터 영역의 폴리실리콘막으로 P형 불순물이온을 주입한 후, 불순물 이온이 각각 주입된 폴리실리콘막 표면 상에 확산차단층을 형성한다. 그리고 나서, 확산차단층 상에 금속 실리사이드막을 형성하고, 금속 실리사이드막, 확산차단층 및 폴리실리콘막을 패터닝하여 NMOS 트랜지스터 영역에 N형 게이트를 형성함과 동시에 PMOS 트랜지스터 영역에 P형 게이트를 형성하고, N형 및 P형 게이트의 측벽에 스페이서를 형성한다.
본 실시예에서, 확산차단층은 Si3N4막으로 30 내지 50Å의 두께로 형성하고, 스페이서는 Si3N4막과 같은 질화막으로 형성하고, P형 불순물 이온으로서 In 이온을 사용한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, NMOS 및 PMOS 트랜지스터 영역(NMOS, PMOS)이 정의되고, NMOS 트랜지스터 영역(NMOS)에는 P웰(11)이 형성되고, PMOS 트랜지스터 영역(PMOS)에는 N웰(12)이 형성된 반도체 기판(10) 상에 게이트 절연막(13) 및 폴리실리콘막 (14)을 순차적으로 형성한다. 그런 다음, 폴리실리콘막(14) 상에 PMOS 트랜지스터 영역(PMOS)을 마스킹함과 동시에 NMOS 트랜지스터 영역(NMOS)을 노출시키는 제 1 포토레지스트 패턴(미도시)을 형성한다.
그런 다음, 노출된 NMOS 트랜지스터 영역(NMOS)의 폴리실리콘막(14)으로 N형 불순물 이온을 주입하고, 공지된 방법으로 상기 제 1 포토레지스트 패턴을 제거한다. 그리고 나서, 폴리실리콘막(14) 상에 NMOS 트랜지스터 영역(NMOS)을 마스킹함과 동시에 PMOS 트랜지스터 영역(PMOS)을 노출시키는 제 2 포토레지스트 패턴(15)을 형성한다. 그런 다음, 노출된 PMOS 트랜지스터 영역(PMOS)의 폴리실리콘막(14)으로 P형 불순물이온을 주입한다. 바람직하게, P형 불순물 이온으로서 무거운 In 이온을 주입하여 불순믈의 외방확산을 방지한다.
도 1b를 참조하면, 공지된 방법으로 제 2 포토레지스트 패턴(15)을 제거하고, 불순물 이온이 각각 주입된 폴리실리콘막(14) 표면을 NH3와 SiH4의 혼합개스를 이용하여 급속열처리(Rapid Thermal Processing; RTP)로 열처리하여 폴리실리콘막 (14) 표면 상에 Si3N4막과 같은 확산차단층(16)을 형성한다. 바람직하게, 확산차단층(16)은 폴리실리콘막(14)과 이후 형성될 금속 실리사이드막과의 전기적 연결성과 상기 P형 불순물 이온의 농도를 고려하여 30 내지 50Å의 두께로 형성한다. 또한, RTP는 750 내지 800℃의 온도에서 분당 100Å이하의 두께로 Si3N4막이 증착되도록 진행한다. 그리고 나서, 확산차단층(16) 상부에 금속 실리사이드막(17)을 형성한다. 바람직하게, 금속 실리사이드막(17)은 티타늄 실리사이드막 또는 텅스텐 실리사이드막으로 형성한다.
도 1c를 참조하면, 금속 실리사이드막(17), 확산차단층(16) 및 폴리실리콘막 (13)을 포토리소그라피 및 식각공정으로 패터닝하여, NMOS 트랜지스터 영역(NMOS)에 N형 게이트(100A)를 형성함과 동시에 PMOS 트랜지스터 영역(PMOS)에 P형 게이트(100B)를 형성한다. 그리고 나서, 기판 전면에 Si3N4막과 같은 질화막을 증착하고 블랭킷 식각하여 N형 및 P형 게이트(100A, 100B)의 측벽에 스페이서(18)를 각각 형성한다.
상기한 본 발명에 의하면, 듀얼 게이트의 형성시 폴리실리콘막과 금속 실리사이드막 사이에 확산차단층을 개재함과 더불어 게이트의 측벽에 질화막의 스페이서를 형성하여, P형 불순물 이온의 외방확산을 효과적으로 차단함으로서, P형 게이트의 공핍현상이 방지된다. 이에 따라, 게이트 산화막의 전기적 두께가 얇아져서, 온전류가 증가되고 문턱전압이 낮아짐으로써 고집적화에 용이하게 적용할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (7)
- 듀얼 게이트를 구비한 반도체 소자의 제조방법으로서,NMOS 및 PMOS 트랜지스터 영역이 정의되고, 상기 NMOS 트랜지스터 영역에는 P웰이 형성되고, 상기 PMOS 트랜지스터 영역에는 N웰이 형성된 반도체 기판을 제공하는 단계;상기 기판 상에 게이트 절연막 및 폴리실리콘막을 순차적으로 형성하는 단계;상기 NMOS 트랜지스터 영역의 폴리실리콘막으로 N형 불순물 이온을 주입하는 단계;상기 PMOS 트랜지스터 영역의 폴리실리콘막으로 P형 불순물이온을 주입하는 단계;상기 불순물 이온이 각각 주입된 상기 폴리실리콘막을 표면상에 확산차단층을 형성하는 단계;상기 확산차단층 상에 금속 실리사이드막을 형성하는 단계;상기 금속 실리사이드막, 확산차단층 및 폴리실리콘막을 패터닝하여 상기 NMOS 트랜지스터 영역에 N형 게이트를 형성함과 동시에 상기 PMOS 트랜지스터 영역에 P형 게이트를 형성하는 단계; 및상기 N형 및 P형 게이트의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 확산차단층은 Si3N4막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 확산차단층은 30 내지 50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 확산차단층은 NH3와 SiH4의 혼합개스를 이용한 급속열처리로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 급속열처리는 750 내지 800℃의 온도에서 분당 100Å이하의 두께로 상기 Si3N4막이 증착되도록 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 스페이서는 Si3N4막과 같은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 P형 불순물 이온으로서 In 이온을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Patent event date: 20020820 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20020520 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |