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KR960013504B1 - 미세패턴의 형성방법 - Google Patents

미세패턴의 형성방법 Download PDF

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Abstract

내용 없음.

Description

미세패턴의 형성방법
제1도(a) 및 제1도(b)는 본 발명의 1실시예에 따른 노광쇼트(shot)의 배치도.
제2도와 제3도 및 제4도는 본 발명의 다른 실시예에 따른 노광쇼트의 배치도.
제5도(a)는 본 발명의 미세패턴 형성방법에 따라 얻어진 배선재료의 형상을 나타낸 도면.
제5도(b)는 종래예의 미세패턴 형성방법에 따라 얻어진 배선재료의 형상을 나타낸 도면.
제6도는 종래의 노광표트 배치도.
제7도는 제6도의 노광쇼트 배치를 이용하여 얻어진 배선재료의 레지스트 밀도와 언더커트량의 관계도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 웨이퍼 12 : 노광부분
13 : 미노광부분 51 : 반도체기판
52 : 레지스트 53 : 배선재료
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 배선재료 등의 미세패턴을 고정밀도로 가공할 수 있도록 된 미세패턴의 형성방법에 관한 것이다.
[종래의 기술 및 그 문제점]
LSI의 배선재료, 예컨대 알루미늄합금의 가공에는 통상 CI계 가스를 이용한 드라이에칭방법이 이용되고 있고, 또 이들의 배선재료 등의 미세패턴을 고정밀도로 가공하기 위해서는 이방성 에칭이 이용되고 있다. 이와 같은 이방성 에칭은 레지스트의 분해물이 배선재료의 측벽에 부착되어 배선재료를 보호하는 효과에 의해 달성되고, 따라서 이방성 에칭을 수행하기 위해서는 웨이퍼상에 소정 면적 이상의 레지스트가 존재할 필요가 있다.
제6도는 종래의 실리콘 웨이퍼상의 노광쇼트부분의 배치도로서, 도면중 참조부호 61은 실리콘 웨이퍼이고, 62는 노광쇼트의 1패턴, 즉 칩이다. 종래에는 1패턴(62)을 반복해서 노광하여 웨이퍼 전체의 노광이 완료된 후 현상처리를 수행하고, 다시 에칭처리를 수행하게 된다.
제7도는 상기한 종래의 노광쇼트 배치방법을 이용하여 얻어진 반도체장치에 있어서의 칩내의 레지스트 밀도와 언더커트량의 관계도로서, 도면중 횡축은 칩내의 레지스트 밀도(%), 종축은 언더커트량(㎛)을 나타낸다. 제7도에 의하면 레지스트 밀도가 약 20% 이하로 되면 언더커트량이 급격히 증가하게 됨을 알 수 있다.
예컨대, DRAM으로 대표되는 메모리에서는 구조상 반복되는 패턴이 많아지게 되기 때문에 레지스터가 웨이퍼면적의 40% 이상을 점유하게 되므로 상기한 이방성 에칭을 이용하여 제조할 수 있게 된다.
그러나, 최근에는 특정 용도용의 ASIC(Application Specific Integrated Circuit)가 많이 제조되고 있는데, 이 반도체장치는 불규칙한 구조패턴을 가지고 있다. 이 때문에 제조에 있어서 레지스트 면적이 차지하는 비율이 작아져서 예를 들어 실리콘 전체에 대한 레지스트 면적률이 10% 이하인 것이 있게 되는데, 이 경우에는 제조시의 로딩효과에 의해 에칭비율이 저하되게 된다. 더욱이, 레지스트 분해물이 적어지게 되어 보호막이 형성되기 어렵게 됨으로써 에칭잔사(etching 殘渣) 및 언더커트가 발생하기 쉽게 된다. 이 때문에 제조의 제어가 어려워 수율이 저하하게 된다는 문제가 있게 된다.
이상 설명한 바와 같이, 종래의 ASIC 등의 불규칙한 패턴을 갖춘 반도체장치의 제조에 있어서의 레지스트 면적률이 저하되기 때문에 에칭잔사 및 언더커트가 발생하여 미세패턴의 형성이 곤란하게 된다는문제가 있고, 이 때문에 제품의 수율이 저하되었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 웨이퍼 전체에 대하여 레지스트 면적률이 낮은 경우에 있어서도 고정밀도로 패턴을 형성할 수 있도록 된 미세패턴의 형성방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 미세패턴의 형성방법은, 제1칩상당영역과 제2칩상당영역을 갖춘 웨이퍼상에 제1포토레지스트를 도포하는 공정과, 상기 제1포토레지스트의 상기 제1칩상당영역상의 부분만을 노광 및 현상하는 공정, 노광 및 현상된 상기 제1포토레지스트를 마스크로서 상기 제1칩상당영역을 이방성 에칭하는 공정, 상기 제1포토레지스트를 제거하는 공정, 상기 웨이퍼상에 제2포토레지스트를 도포하는 공정, 상기 제2포토레지스트의 상기 제2칩상당영역상의 부분만을 노광 및 현상하는 공정, 노광 및 현상된 상기 제2포토레지스트를 마스크로서 상기 제2칩상당영역을 이방성 에칭하는 공정 및, 상기 제2포토레지스트를 제거하는 공정을 구비하여 이루어진다.
(작용)
상기와 같이 이루어진 본 발명은, 1회의 노광쇼트 부분이 예컨대 소나무 모양으로 되도록 노광한다. 그리고, 레지스트 도포공정, 노광공정, 현상공정 및 에칭공정의 일련의 공정을 복수회 반복함으로써 미세패턴을 형성하게 된다. 따라서, 일련의 공정마다 면적률이 향상되므로 에칭공정시의 언더커트 발생이 억제되어 양호한 형상을 갖춘 미세패턴이 얻어지게 됨으로써 제품의 수율이 향상되게 된다.
(실시예)
이하, 본 발명의 실시예를 예시도면을 참조하여 상세히 설명한다.
제1도(a) 및 제1도(b)는 본 발명의 제1실시예에 따른 미세패턴의 형성방법에 있어서의 레지스트 패턴의 노광쇼트의 도면으로, 도면중 참조부호 11은 실리콘웨이퍼이고, 사선부분으로 나타낸 12는 제1회째의 노광쇼트부분(1칩분)이며, 13(14)은 제1회째에는 노광되지 않고 제2회째의 노광쇼트공정에서 노과되는 노광쇼트부분(1칩분)이다.
이하, 상기 실시예 방법을 변형시킨 미세패턴 형성방법을 설명한다.
먼저, 실리콘웨이퍼(11)를 준비하고 소정의 처리를 수행하여 레지스트를 도포하고 (제1회째 도포공정), 다음에 제1도(a)에 나타낸 바와 같이 칩단위로 노광부분이 소나무 모양으로 되도록(즉, 노광부분이 인접하지 않도록) 1개씩 건너뛰어 노광을 수행하게 되는바(제1회째의 노광공정), 이에 따라 실리콘웨이퍼(11)상에 있어서 노광부분(12)과 미(未)노광부분(13)은 소나무 모양으로 된다. 또, 이경우에 실리콘웨이퍼(11) 전체에서의 레지스트 면적률은 50% 이상으로 된다. 다음에 , 상기 노광공정에서 얻어진 실리콘웨이퍼의 현상처리를 수행하고(제1회째의 현상공정), 또 이것을 에칭가공한 후(제1회째의 에칭공정), 레지스트를 박리하고 (박리공정), 재차 실리콘웨이퍼(11) 전체에 레지스트를 도포한다(제2회째의 도포공정).
다음에, 제1도(b)에 나타낸 바와 같이, 제1회째의 노광공정에서의 미노광우분(13; 14)을 노광한다(제2회째의 노광공정). 그리고, 제2회째의 현상처리 및 에칭가공을 행하고 남은 레지스트를 박리하여 미세패턴의 형성을 환료한다.
상기한 본 실시예의 미세패턴 형성방법에서 얻어진 배선은 언더커트의 발생없이 고정밀도로 가공할 수 있게 된다.
제5도(b)는 종래의 방법에 의해 형성된 배선의 형상, 제5도(a)는 본 실시예의 방법에 의해 얻어진 배선의 형상을 나타낸 것으로, 도면중 참조부호 51은 반도체기판, 52는 레지스트, 53은 배선재료이다.
본 실시예의 배선재료(53)는 언더커트가 발생하지 않고 정확하게 에칭되어 있음을 알 수 있다.
본 실시예에 있어서 제1회째의 노광공정에서는 노광부분이 소나무 모양으로 되도록 노광했다. 그러나, 제2도에 나타낸 바와 같이 제1회째의 노광공정에서, 오리엔테이션플랫(orientation flat)에 대하여 한행 걸러 노광하고(22), 제2회째의 노광공정에서 나머지의 노광부분(23)을 노광해도 된다. 더욱이, 제3도에 나타낸 바와 같이 제1회째의 노광공정에서 오리엔테이션플랫에 대하여 일렬 걸러 노광하고(32), 제2회째의 노과 공정에서 나머지의 노광부분(33)을 노광해도 마찬가지의 효과를 얻을 수 있다.
더욱이, 노광쇼트의 피치를 실제의 칩의 피치(pitch)보다 크게 하여 노광되지 않은 레지스트부분을 증가 시키거나(도시하지 않음)함으로써 노광되지 않는 레지스트부분이 증가하도록 해도 된다.
그리고, 예컨대 래티클이 복수개의 칩으로 이루어진 래키클인 경우에 있어서도 이들 칩사이에 미노광부분을 설치함으로써 상기한 미세패턴의 형성방법을 응용할 수 있다.
또한, 래티클이 예컨대 2칩 래티클인 경우에는 양칩을 소정 거리로 유지시킴으로써 간극부분을 갖는 래티클을 이용하여 실리콘웨이퍼상에 미노광부분을 만들 수 있다. 제4도는 노광시에 2칩 래티클을 이용한 경우의 노광쇼트도를 나타낸 것으로, 도면중 참조부호 41은 실리콘웨이퍼, 42는 노광부분, 43은 칩간의 간극부분에 의한 노광부분이다. 이 경우, 웨이퍼(41)상에 형성되는 칩패턴수는 상기한 간극부분(43)의 존재 때문에 감소되지만, 레지스트면적은 향상되기 때문에 언더커트 등이 발생되지 않아 수율이 향상되게 된다.
상기한 제1도~제3도에 나타낸 실시예에 있어서는 레지스트 도포공정, 노광공정, 에칭공정, 그리고 박리공정의 일련의 처리를 2회 반복함으로써 실질적으로 레지스트 면적률을 향상시키게 된다. 그러나, 본 발명은 상기한 실시에에 한정되는 것은 아니고 상기한 일련의 처리를 복수회 반복해도 된다.
특히, 제4도에 나타낸 실시예에 있어서는 간극부분에 따른 미노광부분이 증가하면 실리콘웨이퍼상의 칩 패턴수가 감소하게 되지만, 실리콘웨이퍼에 대하여 칩수와 수율의 관계를 근거로 최적의 조건을 결정하면 된다.
한편, 본원 청구범위의 각 구성요소의 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 따른 미세패턴 형성방법에 의하면, 레지스트 도포공정, 노광공정, 현상공정, 그리고 에칭공정에 있어서의 일련의 처리를 복수회 반복함으로써 일회의 에칭고정에 대해 레지스트 면적률을 증가시키도록 되어 있다. 따라서, 이 방법을 이용함에 의해 언더커트이 발생이 적고, 또 정확하고 양호한 가공형상을 갖춘 반도체장치를 얻을 수 있게 됨으로써 제조시의 수율향상을 도모할 수 있게 된다.

Claims (5)

  1. 제1칩상당영역(12,22,23)과 제2칩상당영역(13,23,33)을 갖춘 웨이퍼(11,21,31)상에 제1포토레지스트를 도포하는 공정과, 상기 제1포토레지스트의 상기 제1칩상당영역(12,22,32)상의 부분만을 노광 및 현상하는 공정, 노광 및 현상된 상기 제1포토레지스트를 마스크로서 상기 제1칩상당영역(12,22,32)을 이방성 에칭하는 공정, 상기 제1포토레지스트를 제거하는 공정, 상기 웨이퍼(11,21,31)상에 제2포토레지스트를 도포하는 공정, 상기 제2포토레지스트의 상기 제2칩상당영역(13,23,33)상의 부분만을 노광 및 현상하는 공정, 노광 및 현상된 상기 제2포토레지스트를 마스크로서 상기 제2칩상당영역(13,23,33)을 이방성 에칭하느 공정 및, 상기 제2포토레지스트를 제거하는 공정을 구비하여 이루어진 것을 특징으로 하는 미세패턴의 형성방법.
  2. 제1항에 있어서, 상기 제1칩상당영역(12)과 상기 제2칩상당영역(13)이 상기 웨이퍼(11)상에 소나무 모양 형상으로 배치되어 있는 것을 특징으로 하는 미세패턴의 형성방법.
  3. 제1항에 있어서, 상기 제1칩상당영역(33)과 상기 제2칩상당영역(33)이 상기 웨이퍼(31)상에 1열씩 배치되어 있는 것을 특징으로 하는 미세패턴의 형성방법.
  4. 제1항에 있어서, 상기 제1칩상당영역(22)과 상기 제2칩상당영역(23)이 상기 웨이퍼(21)상에 1열씩 배치되어 있는 것을 특징으로 하는 미세패턴의 형성방법.
  5. 웨이퍼(41)상에 레지스트를 도포하는 공정과 래티클을 이용해서 상기 레지스트를 노광한 후에 상기 레지스트를 현상하는 공정 및, 노광 및 현상된 상기 포토레지스트를 마스크로 이용하여 상기 웨이퍼를 이방성 에칭하는 공정을 구비하여 이루어진 미세패턴의 형성방법에 있어서, 상기 래티클은 상기 웨이퍼(41)에 형성되는 복수의 칩상당영역(42)에 대응하는 복수의 노광부분과, 상기 복수의 칩상당영역(42)간의 영역(53)에 대응해서 상기 복수의 노광부분간에 설치된 비노광부분을 갖춘 것을 특징으로 하는 미세패턴의 형성방법.
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