KR960002059B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 제조방법

제1a-d도는 본 발명의 방법의 일실시예에 의한 반도체 장치를 제조하기 위한 단계를 도시하는 단면도.

제2a-d도는 본 발명의 다른 실시예에 의한 단계를 도시하는 단면도.

제3a-c도는 본 발명의 또 다른 실시예에 의한 단계를 도시하는 단면도.

제4a-b도는 본 발명의 그외의 다른 실시예에 의한 단계를 도시하는 단면도.

제5a-b도는 펄스 레이저 조사전 그의 측벽상에 연속적인 금속막을 가지며, 조사후 도전 플러그에 순차적으로 형성되는 비아홀(via-hole)의 전자현미경 사진.

제6a-b도는 레이저 조사전에 그의 측벽상에 불연속 금속막을 가지고 금속물질로 가득 채워지지 않으며, 조사후 공동을 갖는 비아홀의 전자현미경 사진.

제7a-b도는 볼업(ball-up)된 막의 평면도 및 비아홀의 확대 단면도의 전자현미경 사진.

제8도는 심한 볼업 현상을 받는 금속막의 평면도의 현미경 사진.

본 발명은 반도체를 제조하는 방법에 관한 것으로, 특히 하부 도전층과 중간층 절연막에 제공된 비아홀을 통해 상부 도전층을 연결하거나, 중간층 절연막에 형성된 비아홀안으로 도전 플러그를 채우는 단계로 구성되는 반도체 장치의 제조방법에 관한 것이다.

반도체 집적회로에 있어서, 다층배선에 의해 소자들간에 어느 정도의 자유도가 주어지며, 상부와 하부 도전층 사이에 연속성을 유지할때 다음의 방법들이 일반적으로 사용된다.

첫째, 하부 도전층을 덮는 중간층 절연막에 비아홀을 형성하는 방법을 사용하고, 알루미늄등의 금속물질을 비아홀 내부에 그리고 증발이나 스퍼터링 공정으로 중간층 절연막상에 증착하고 나서, 상부 도전층을 형성하기 위해 금속막을 패턴화 한다. 형성된 상부층은 비아홀의 위치에서 보통 움푹들어가게 만들어진다.

둘째, 중간층 절연막에서 비아홀안으로 도전 플러그를 채우고, 도전 플러그와 접촉하는 상부 도전층이 중간층 절연막상에 형성되는 방법이 제안된다. 이 방법에 따라, 비아홀상에 위치된 도전층은 평탄화되어 배선설계의 자유도를 더 증가시킬 수 있다.

반도체 장치의 고집적도로 인해서 비아홀의 크기는 감소되고 종횡비는 증가한다. 따라서, 상부 도전층 및 도전 플러그로 사용되는 금속막이 스퍼터링 또는 증발공정에 의해 형성될때는, 비아홀의 내벽상에 금속물질을 증착하는 것이 어렵고, 섀도우 효과(shadow effect)에 의하여 금속막이 홀안에서 불연속이 된다. 따라서, 단계의 유효범위가 만족스럽지 못할 수도 있으며, 그로인해 도전 플러그와 하부 도전층 사이의 콘택트 저항이 증가해서, 최악의 경우에는 비아홀에서 단선이 일어날 수도 있다. 그러한 종래의 방법에 의해 금속으로 연속적으로 채워질 수 있는 비아홀의 크기는 알루미늄 물질에 대해서 1㎛이다.

이러한 문제점들을 해결하기 위해서, 섀도우 효과가 없는 CVD 공정으로 금속막이 증착되고 연속상태로 비아홀안에 형성되는 방법을 제안하므로 해서 유효범위를 개선시키며, 펄스 레이저에 의한 조사로 비아홀의 내벽 및 절연막상에 형성된 금속막을 용융시켜, 이 용융된 금속막을 다량 비아홀안에 보내는 방법도 제안한다. (후자의 방법은 1988. 2.18 특개소 TJ-A-37634/63에 나타나 있다.)

그러나, 전자의 방법에 의하면 유기 금속 화합물 기체가 예를들어, 알루미늄의 금속막 증착에 보통 사용되기 때문에 증착기체에 함유된 탄소가 금속막에 포함되어 상부 도전층과 도전 플러그의 저항율을 증가시키는 문제가 발생한다. 그러므로, 금속물질의 증착을 위해 화학기상 성장(CVD) 공정을 사용하는 방법이 현재 사용되고 있다.

후자의 방법에 있어서, 금속막이 비아홀에서 불연속이 되기 시작하는 상태에서는 용융된 금속막이 중간층 금속막에 대해서 낮은 웨팅(wetting) 특성을 가지기 때문에, 펄스 레이저 조사에 의해 용융된 금속막의 대량 전송등의 문제가 비아홀의 상부나 밑바닥에서 일어난다.

1984. 4. 7 특개소 JP-A-61146/59에는 콘택트홀을 수행하는 부분과 절연막상에서 기상 성장공정에 의해 형성되며 고융점을 갖는 금속이나 규화 금속으로된 제1도전막을 형성하고, 저융점을 갖는 금속으로된 제2도전막으로 제1도전막을 입히고, 제2도전막을 용융시키는 방법을 나타내고 있다.

JP-A-61146/59에 나타낸 방법에 있어서, 저융점을 갖는 제2도전막을 단지 융합시켜서 더 높은 융점을 갖는 제1도전막이 고체 상태로 남아 있게 된다. 또한, 나머지 층 또는 막과 기판 모두와 함께 제2막을 장시간 동안 단지 가열해서 저융점을 갖는 제2막을 용융시키면 처리되어야 할 전체부분은 제2막을 완전히 용융시킨 곳에서 온도가 상승하게 된다.

전술한 종래기술에 있어서, 제2막을 연속적이게 하는 어려움은 고려되지 않았다. (종래기술은 스퍼터링 공정이 연속된 막을 제공한다는 전제에 의거한다.) 소형 비아홀에서 가득 채워진 도전 플러그를 얻기 위해서 용융되야 하는 막은 전술한대로 연속적이어야만 한다.

본 발명의 목적은 다중 도전층들 사이의 콘택트 저항을 감소시킬 뿐만 아니라 그것의 상부를 평면화시키기 위해서 금속물질로 예를들면 0.6㎛ 미만인 작은 개구 크기를 가지는 바아홀을 완전히 채울 수 있게 하는 반도체 장치의 제조방법을 제공하는 것이다.

상기 목적은 중간층 절연막의 윗면과 비아홀의 저면 및 내벽을 연속 금속막으로 덮고나서, 그 위에 비연속적일 수도 있는 또 다른 금속막을 제공한 후에 비아홀안에 금속물질을 가득 채우도록 적당한 가열수단으로 두막을 모두 용융시키는 과정에 의해 달성된다는 것을 알 수 있다.

그것의 한 양상으로 본 발명은 비아홀에 형성된 도전 플러그로 연결된 도전층을 갖는 반도체 장치를 제조하며, 하부 도전층상에 제공된 중간층 절연막에 비아홀을 형성하는 단계와, 화학기상 성장(CVD) 공정에 의해 비아홀의 내부와 중간층 절연막의 상부 표면을 따라 연속적으로 제1금속막을 증착하는 단계와, 물리적 기상 증착(PVD) 공정에의해 제1금속막상에 제2금속막을 증착하는 단계와, 그의 외부로부터 비아홀을 금속물질로 채우기 위해서 에너지 빔의 조사로 비아홀에 도전 플러그를 형성하도록 제1 및 2금속막을 용융시키는 단계로 이루어지는 방법을 제공한다.

본 발명의 또 다른 양상은 비아홀에 형성된 도전 플러그에 의해 연결된 도전층을 갖는 반도체 장치를 제조하며, 하부 도전층상에 제공된 중간층 절연막에 비아홀을 형성하는 단계와, CVD 공정에 의해 중간층 절연막의 상부 표면과 비아홀의 내부를 따라 연속적으로 제1금속막을 증착하는 단계와, PVD 공정으로 제1금속막상에 제2금속막을 증착하는 단계와, 비아홀의 내부와 그 주위에 일부가 남겨지도록 제2금속막을 패턴화하는 단계와, 비아홀의 외부로부터 금속물질이 그 안에 도전 플러그를 형성하도록 하기 위해서 에너지 빔의 조사로 뒤에 남겨진 제1금속막과 제2금속막을 용융시키는 단계와, 중간층 절연막과 플러그상에 도전층을 형성하는 단계로 이루어지는 방법을 제공한다는 것이다.

상기 방법은 모두 에너지빔의 조사를 수반하므로, 제1 및 제2금속막을 가열해서 용융시킬 수 있고 그의 재료가 비아홀안으로 대량으로 전송될 수 있게 한다. 또 다른 특징에 있어서, 본 발명은 고온 스퍼터링의 가열을 이용하므로, 제2금속막에 증착되고 제1 및 제2금속막을 그것의 외부로부터의 물질로 비아홀을 채우도록 용융시키梁.

따라서, 본 발명을 또한 비아홀에 형성된 도전 플러그에 의해 연결된 도전층을 갖는 반도체 장치를 제조하고, 하부 도전층상에 제공된 중간층 절연막에 비아홀을 형성하는 단계와, 중간층 절연막의 상부 표면과 비아홀의 내부를 따라 연속적으로 제1금속막을 CVD 공정으로 증착하는 단계와, 고온 스퍼터링 공정으로 제1금속막상에 제2금속막을 증착하는 단계로 이루어지는 방법을 제공하여, 증착시 플라즈마에 기인하는 이온충격에 의해 증착된 금속막의 표면온도가 증가하게 되서, 비아홀에 도전 플러그를 형성하도록 제1 및 2막의 금속물질을 용융시켜 그의 외부로부터 비아홀을 그 금속물질로 채우게 된다.

제1금속막의 두껐覽 제2금속막의 두께보다 얇다.

본 발명의 또 다른 목적 및 이점들은 수반된 도면을 참고로 하여 다음의 상세한 설명으로부터 명백해질 것이다.

실리콘 산화물로 구성된 것과 같은 중간층 절연막에 대해 알루미늄등의 용융금속의 습윤성은 홀을 완전히 채우기 위해 약 0.6㎛ 미만의 작은 개구 크기를 가지는 비아홀안으로 용융금속을 흘려보내기에 충분하지 않으나, 금속의 연속막이 중간층막의 표면상에, 특히 비아홀의 벽면상에 형성되기만 하면 홀외부의 금속물질이 쉽게 대량 전송되거나 홀안으로 흘러 들어가 홀을 가득 채운다. 따라서, 본 발명에서는 제1막으로서 금속물질의 연속막을 중간층 절연막 표면과 홀의 벽면상에 제공한다.

CVD 공정은 증발이나 스퍼터링등의 종래 PVD 공정이 그러한 연속막을 제공할 수 없는 크기 만큼 비아홀의 개구 크기가 작더라도 비아홀의 측벽상 뿐만 아니라 중간층막의 표면상에 연속증착된 막을 필수적으로 제공할 수 있다.

그러므로, CVD 공정은 금속물질의 연속막을 갖는 중간층막의 표면과 홀의 측벽 모두를 제공하는데 본 발명에 유리하게 이용된다.

그럼에도 불구하고, CVD 공정에 의해 증착된 막은 보통 공정에 사용된 반응가스로 인한 다소의 탄소를 함유한다. 예를들어, CVD 공정으로 알루미늄막을 증착할때 디메틸 알루미늄 수소화물등의 탄소 함알루미늄 반응 가스를 종래에 사용했지만, 이것은 많은 양의 탄소를 알루미늄과 함께 증착되도록 하는 원인이 되므로 실제로 증착된 막이나 층의 저항을 증가시키梁. 그러므로, CVD 공정으로 증착된 막의 두껐覽 무제한적으로 증가될 수 없으나, 반면에 CVD 공정에 의해 증착된 막은 최소의 두께를 가져야만 하므로 막의 두껐覽 적당한 범위내에 있어야만 한다.

예를들어, CVD 공정에 의해 산화막상에 증착된 알루미늄막은 최소한 20㎚가 되어야 그것의 연속성과 안정도를 유지할 수 있다. 알루미늄막의 가능한 상한은 탄소의 함유량으로 인해 증가된 막저항의 대상장치에 악영향을 주게되는 정도 이상이어서, 상한은 설계된 장치에 따라 변한다. 게다가, 막두껐覽 보통 온도 및 압력등의 CVD 조건 및 하층막에 의한다. 주목하면, 제1막이 중간층 절연막상에 연속막을 제공하도록 하는 두께를 갖기에 충분하며, 제1막은 장치에 악영향을 미칠만큼의 두께를 초과하면 안된다.

금속물질로서 알루미늄이 제1 및 2막으로 사용되는 것이 바람직하지만, 제1막으로 구리를 제2막으로 알루미늄을 사용하는 것도 가능하다. 즉, 제1막의 금속물질은 제2막과 같을 수도 있고, 또는 서로 다를 수도 있다.

그 위에 형성된 중간층막 표면 및 비아홀 표면상에 연속막을 제공하면, PVD 공정으로 연속막상에 제2금속막을 형성할 수도 있다. 더 작은 개구, 특히 0.6㎛ 이하의 크기를 갖는 비아홀의 경우에는 CVD 공정이 일반적으로 증착된 물질을 비아홀 벽면에 제공하지 않으므로, 단지 중간층막과 비아홀 밑면상에만 증착하며 홀의 벽면이 덮혀지지 않은 채로 남겨진다.

그러므로, CVD 공정으로 제공된 연속막이 홀외부로부터 금속물질에 의해 비아홀을 채우도록 할지라도, 만족스럽게 홀을 채우기 위해서는 물질이 대량 전송되어 홀안으로 흘러들어가야 한다.

대량 전송되야 할 물질은 가열수단에 의해 필요한 에너지가 주어질 수도 있다.

본 발명의 실시예에서, 대량 전송될 물질은 펄스 레이저 빔등의 에너지 빔의 조사로 가열할 수도 있다. 펄스 레이저 빔은 특히, CVD 및 PVD 공정들로 증착되는 물질을 적당하게 가열할때 유용해서, 물질을 용융시켜서 그것들이 홀안으로 흘러 들어가도록 하는데, 왜냐하면 이 빔이 홀안으로 대량 전송될 물질을 용융하는데만 요구되는 짧은 주기이내의 가열 시간을 제어가능하기 때문이다. 예를들어, ArF 또는 Xe Cl로부터 발생되는 엑사이머 펄스 레이저를 사용하여, 약 10-30㎱의 매우 짧은 시간내에 단 한번만의 방사로 홀의 외부로부터의 물질로 비아홀을 채우는데 필수적인 에너지를 공급하면, 초과 가열을 피할 수 있다. 레이저 장치에 의해 방사된 에너지가 편리하게 제어되기 때문에 용융될 제1 및 2금속막에만 에너지가 제공되고, 따라서 물질이 용융상태에 있는 시간이 매우 짧아지므로 그것의 기판 및 하층이 가열되지 않는다. 가열로(heating furnace) 등의 종래 가열수단의 사용은 바람직하지 않은데, 왜냐하면, 가열하는데 보통 예를들어, 10분 이상의 긴 시간이 걸려서 처리될 전체 장치의 온도가 상승하여 제2금속물질의 볼업(ball up)으로 알려진 나쁜 현상을 초래하게 되기 때문이다.

알루미늄, 티타늄 및 구리등의 어떤 금속을 제2막 금속으로 사용할 수도 있고, 펄스 레이저 가열에 의해 비아홀안으로 흘러들어가게 할 수도 있다. 알루미늄은 다른 금속과 비교해서 매우 높은 반사계수를 가지므로, 만약 알루미늄이 제2막 물질로 사용될 경우, 레이저광의 흡수를 증가시키고 변환의 열적 에너지를 상승시키기 위해서 제2금속막상에 알루미늄 이외의 물질의 박막을 제공하는 것이 필수적일 수 있다. 알루미늄막상에 광 흡수막으로 티타늄이나 구리를 사용한다. 흡수막은 두께를 초과하면 안되고 10㎚의 두께가 흡수막으로 사용하기에 충분하다. 실리콘을 광 흡수막으로 사용할 수도 있다.

펄스 레이저가 조사될때, 제1 및2금속막의 물질은 순간적으로 용융되고, 비아홀의 측벽에 연속막을 형성했기 때문에 홀의 외부로부터의 용융물질이 즉시 홀안으로 흘러들어가서 홀을 가득채운다. 홀외부에 남아있는 물질은 중간층 절연막과 도전 플러그상에 평면화된 상부 도전층을 형성한다.

제2금속막은 펄스 레이저의 조사 이전에 패턴화될 수 있어서 비아홀의 내부와 주위에만 일부 금속물질을 남겨놓는다. 따라서, 나중에 남겨진 물질이 펄스 레이저 조사에 의해 비아홀안에 가득 채워질 수 있다. 이 경우, 뒤에 남겨진 금속물질의 양이 그 안에 도전 플러그를 형성하는 물질이 차지하는 공간보다 더 커야만 한다. 도전 플러그를 만들면, 증발이나 스퍼터링등의 어떤 종래 PVD 공정으로 중간층 절연막 표면과 플러그 모두에 평면을 갖는 상부 도전층을 형성한다.

다른 실시예에는, 본 발명은 제2금속막의 펄스 레이저 조사 이외에 고온 스퍼터 공정을 갖는 PVD 공정에 의해 증착을 대신할 수 있다. 이 경우 금속이 증착되는 동안 증착된 금속막의 표면 온도는 플라즈마에 인한 이온 충격에 의해 올라간다. 제2금속막의 증착물질은 비아홀로 대량 전송될 제1막의 물질과 함께 용유되거나, 유연해져서, 도전 플러그를 형성하기 위해 비아홀이 채워지는 결과가 된다. 평면을 갖은 제2금속막과 도전 플러그의 동시 형성은 PVD에 의해 임시로 증착된 제2막의 레이저 조사가 필요없으므로 따라서 공정을 간단히 한다.

중간층 절연막상에 금속막을 고온 스퍼터링하는데 요구되는 시간은 보통 1분이므로, 하부층 및 제1금속막의 물질의 바람직하지 않은 상호반응은 만일 있다하더라도 무시할 수 있다. 이와는 대조적으로, 증가된 저항율과 콘택트 저항을 초래하는 그러한 상호반응은 상부 및 하부층의 중간 배선에 유해하며, 가열로등의 장시간을 요구하는 가열수단을 사용하는 경우에 일어날 수 있다.

다음의 예들을 제시함으로써 본 기술에 숙련된 사람들은 본 발명을 좀더 이해할 수 있을 것이다. 이 예들은 단지 설명을 목적으로 한 것이며, 나타낸 본 발명의 범위에 벗어나지 않도록 구성되야만 한다.

[예 1]

이 예는 제1도를 참조하여 기술한다. 도면에서 실리콘의 P-형 반도체 기판을 참조부호 1로 나타냈다. 도시하지 않은 각 소자들로부터 분리되어야할 선택 산화막 2로 둘러싸여진 소자를 형성하기 위한 기판 1의 영역에서 n⁺-형 확산층 3은 MOS 트랜지스터의 소오스/드레인용으로 형성되었다. 선택 산화막 2상에는 n⁺-형 확산층 3위를 지나는 제1도전층 4를 형성하였으며, 그층 4는 불순물로 도핑된 다결정 실리콘으로 구성되고 약 1㎛의 두께를 갖는 중간층 절연막 5로 덮혀진다.

영역을 분리하는 소자에 위치한 중간층 절연막 5는 포토리소 그래피법으로 패턴화되어서, 층 4위에 0.5㎛의 직경을 갖는 비아홀 6을 개방한다. (제1a도)(모든 다음예들은 직경이 0.5㎛인 비아홀이 제공되는 비슷한 기판을 사용하였다.)

제1알루미늄막 7은 CVD 공정에 의해 중간층 절연막 5의 상부 표면과 홀 6의 내부를 따라 연속적으로 형성되고, 형성된 막은 0.5㎛의 두께를 가진다.(제1b도)

CVD 공정에 있어서, 기판은 240℃로 가열되며, 디메틸 알루미늄 수소화물(DMAH)M AlH(CH₃)₂를 반응가스로 사용한다. DMAH 이외에 반응가스로서 트리메틸 알루미늄(TMA)이나 트리이소부틸 알루미늄(TIBA) 등을 사용할 수도 있다.

그후 0.5㎛의 두께를 갖는 제2알루미늄막 8을 스퍼터링 공정으로 증착한다. 증착된 막 8은 중간층 절연막 5상에서는 일정한 두께를 가지나, 비아홀 6의 내부 벽 표면상의 증착은 섀도우 효과에 기인하여 매우 작다.(제1c도)

XeCl 엑사이머 레이저 장치를 사용하여 25㎱의 펄스당 5J/㎠의 에너지 밀도를 갖는 펄스 레이저 빔을 조사하면, 알루미늄막 7 및 8이 용융되어 비아홀의 외부물질이 비아홀 6 안으로 쉽게 흘러들어오는데 이는 홀의 측벽상에 연속막이 존재하기 때문이며, 결국 홀의 내부가 가득 채워진다.(제1d도) 제1 및 2알루미늄막 7 및 8을 굳히게 해서 생긴 막은 그후 포토리스 그래피로 패턴화하여 제2도전층 9을 형성한다.

따라서, 처리된 비아홀 6을 알루미늄으로 완전히 채워서 빈공간이 없게하면 상부와 하부층이 확실히 연결된다. 또한, 적당한 펄스 레이저 가열에 의해 알루미늄을 용융시켰기 때문에, 비아홀 6상에 형성된 상부 도전층 9는 중간층 절연막 5상에 형성된 평면의 레벨과 동일한 레벨에서 평면화되는데 이로인해 비아홀 6상에 직접 다른 비아홀을 형성할 수 있다. CVD 공정으로 형성한 제1알루미늄막이 매우 얇아서, 제1막의 탄소 함유량은 매우 작으며 중간층 절연막 5상의 저항율과 콘택트 저항은 설계된 장치에 악영향을 줄 정도로 증가하지 않는다.

[예 2]

조사된 레이저를 흡수하기 위한 티타늄막을 제2알루미늄막상에 제공하는 것을 제외하고 예 1의 절차를 반복한다. 티타늄막은 0.01㎛의 두께를 갖는다.

25㎱의 펄스당 2J/㎠의 에너지 밀도를 갖는 XeCl 엑사이머 레이저의 조사에 의해 알루미늄으로 비아홀 6을 가득 채우며, 예 1에서 처럼 중간층 절연막 5와 비아홀 6 모두에 평면인 상부 도전층 9가 제공된다. 홀 6에 형성된 플러그 뿐만 아니라 중간층막 5 위에 형성된 상부층 9도 예 1에서 얻은 특성과 유사한 만족스러운 특성을 나타내었다.

[예 3]

이 예는 알루미늄으로 비아홀을 채워서 도전 플러그를 형성한 후에 알루미늄의 상부 도전층을 형성하는 것을 설명하고 있다.

제1얇은 알루미늄막 7은 제1b도에 도시한 것처럼 CVD 공정으로 중간층 절연막 5의 상부표면과 비아홀 6의 내벽 및 밑면위에 일정하게 형성하고, 그후에 제1c도에 도시한 것과 같이, 스퍼터링 공정으로 그위에 제2알루미늄막 8을 두껍게 증착한다. 제1막은 0.05㎛의 두께를 가지며, 제2알루미늄막 8의 두껐覽 0.15㎛이다. 제2알루미늄막 8은 섀도우 효과로 인해 홀 6의 내벽 표면에 연속적으로 형성되지 않는다.

비아홀 6 위나 근처에 위치된 영역은 제2a도에 도시된 바와같이 레지스트 패턴 10으로 덮혀진다. 레지스터 패턴 10으로 덮혀지지 않는 영역에 있는 알루미늄막 7 및 8을 제2b도에 도시한 바와같이 반응 이온 에칭에 의해 제거하고나서 패턴 10을 제거한다. 레지스터 패턴 10의 크기는 0.9×0.9㎛이다.

1J/㎠ 펄스 에너지 밀도를 갖는 XeCl 엑사이머 레이저 빔을 조사해서, 하부 알루미늄막 7과 함께 홀 6 내부와 근처에 남아있는 알루미늄막을 용융시키梁. 홀의 외부로부터 용융된 홀 6 안으로 흘러들어가서 제2c도에 도시한 바와같이 홀의 내부를 완전히 채운다.

비아홀안에 있는 알루미늄은 도전 플러그 11을 형성한다.

알루미늄의 다른층을 중간층 절연막 5와 도전 플러그 11 위에 스퍼터링 공정으로 증착하고나서, 그 증착된 층을 제2d도에 도시한 바와같이 패턴화하면 상부 도전층 12가 형성된다. 형성된 도전층은 제1도전층 4를 통해 비아홀 6에 형성된 도전 플러그 11에 연결된다.

이 단계들을 통해 비아홀 6은 예 1에서와 같이 알루미늄으로 가득 채워져서, 그로인해 상부 도전층 12가 평탄하게 형성된다. 게다가, 제1알루미늄이 얇기 때문에, 도전 플러그 11이 매우 적은 탄소 함유량을 가지며 콘택트 저항은 증가하지 않는다.

이 예에서 비록 두 금속막 7 및 8은 홀 6 안으로 대량 전송될 금속을 남기도록 패턴화되지만, 상부 금속막 8만이 선택적으로 패턴화될 수 있다.

[예 4]

이 예는 제1 및 2금속막에 대한 다른 금속의 사용을 설명한다.

0.05㎛의 두께를 갖는 연속구리막 17을 절연막 5의 윗면과 비아홀 6의 내벽 및 저면에 CVD 공정으로 제3a도에서와 같이 증착한다. 사용된 반응가스는 구리 복합물, Cu(hfa)₂이다. 기판 1의 온도는 약 240℃이다.

제2금속막으로서 알루미늄막 18이 제3b도에 도시한 대로 0.15㎛의 두께로 스퍼터링 공정에 의해 구리막 17 위에 증착된다. 비아홀 6의 측벽 영역은 섀도우 효과에 의하여 알루미늄막으로 다 덮혀지지 않는다.

25㎱의 펄스당 5J/㎠의 에너지 밀도를 갖는 XeCl 레이저 빔을 조사하여 알루미늄막 18과 구리막 17을 용융시키梁. 용융된 알루미늄 물질은 성공적으로 비아홀 6 안으로 흘러들어간다. 따라서 제3c도에 도시한 것처럼 금속물질로 비아홀 6을 완전히 채운다. 알루미늄 및 구리막 18 및 17을 굳혀서 만든 막은 패턴화해서 상부 배선층 19을 형성한다.

이 경우, 도전막 19는 중간층 절연막 5상에 평탄하게 형성되어, 도전막 19는 비아홀 6에 형성된 도전 플러그를 통해 하부 도전층 4에 연결된다. 구리막은 도전층 19의 저항율을 증가시키지 않거나 도전 플러그의 콘택트 저항율을 증가시키지 않는데, 왜냐하면, 탄소가 함유된 구리막이라 해도 구리막이 매우 얇아서 도전층 19와 도전 플러그의 탄소 함유량이 매우 낮기 때문이다.

물론 예 3에 서술된 유사한 방법으로 도전 플러그를 형성한 후에 상부 도전층 19를 형성할 수도 있다. 비아홀 6을 알루미늄으로 완전히 평탄하게 채워서, 형성된 플러그는 그 위에 도전층의 함몰을 유발시키지 않는다.

[예 5]

이 예는 제2금속막을 증착하는 동시에 금속물질로 비아홀을 채우기 위한 고온 스퍼터링의 이용을 설명한다.

우선, 제4a도에 도시한 바와같이 CVD 공정에 의해 중간층 절연막 5의 윗면과 비아홀의 내부에 얇은 알루미늄막 7을 0.05㎛의 두께로 증착한다. 그다음, 도면에는 도시하지 않았지만 반도체 실리콘 기판 1을 고온 스퍼터링 장치에 위치시키면, 제4b도에 도시한 바와같이 제1알루미늄막 7 위에 증착되며 0.5㎛의 두께를 갖는 제2알루미늄막 8이 형성된다. 기판의 온도는 약 550℃에서 설정한다.

고온 스퍼터링시, 제1알루미늄막 7상으로 이동하는 알루미늄은 용융상태로 막상에 증착되어 비아홀 6의 내부에 가득 채우는데, 그 이유는 플라즈마에 기인한 이온 충격이 제1알루미늄막 7의 표면상에 증착된 막에서 일어나기 때문이며, 이때 그곳의 표면온도는 약 660℃가 된다. 이 경우, 제1막은 제2막으로부터의 열에 의해 용융되기 시작한다.

이 방법에 의하면 레이저 빔의 조사가 생략될 뿐만 아니라 전기 이동도등에 대응책을 제공할 수 있게끔 알루미늄막 8의 입자크기가 증가된다.

알루미늄막 7과 8을 굳히게 해서 만든 막을 패턴화하면 상부 도전층이 형성된다.

비록 본 발명의 목적을 단일 비아홀이 표시된 도면을 참조하여 설명하였지만, 다수의 비아홀을 갖는 장치의 제조에도 본 발명을 적용할 수 있다는 것을 이해할 수 있을 것이다. 또한 비아홀의 개구는 정사각형, 직사각형 또는 원형등과 같이 어떠한 모양을 가질 수도 있다.

제5a 및 b도는 펄스 레이저 조사전 그의 측벽상의 연속 금속막과, 레이저 조사후 비아홀에 형성된 도전 플러그가 각각 제공된 비아홀을 보인 전자 현미경 사진이다. 이 사진들은 그러한 연속막이 비아홀의 측벽표면에 제공될때 홀외부로부터의 금속물질이 대량 전송될 수 있고 펄스 레이저 조사에 의해 홀안으로 가득 채워질 수 있어서 만족할만한 도전 플러그 및 평탄면을 그 위에 형성한다는 것을 명백히 보여주고 있다. 이 경우, 비아홀은 0.7㎛의 개구 크기와 1.0㎛의 깊이를 가지며, 0.58J/㎠의 XeCl 엑사이머 레이저가 조사된다.

제6a 및 b도는 제5a 및 b도와 유사한 전자 현미경 사진이다. 그러나 본 비아홀은 그의 측벽에서 금속막이 불연속적이다. 펄스 레이저 조사후, 금속물질(제6b도)로 덮혀진 공동의 형성으로 인해 만족스러운 도전 플러그가 제조되지 않으므로 따라서, 작은 크기의 비아홀이 그의 측벽상에 불연속 금속막을 가질때 비아홀로 용융금속이 흘러들어가는 것을 방지하게 된다. 이 경우 홀 방향과 조사조건은 제5a 및 b도와 동일하다.

제7a 및 b도의 전자 현미경 사진에는 볼업막이 나타나 있다. 이 볼업막은 하층에 대한 용융금속의 불충분한 습윤성에 기인하여 형성된다. 제7a도는 막의 평면도로서, 정사각형 비아홀을 포함하는 회색원이 금속막으로 덮혀지지 않은 하층의 부분을 나타내고 있다.

제7b도는 비아홀 및 그것의 둘레의 확대 단면도이다. 금속의 상부막은 홀 주변을 제외하고 단지 홀의 저면만을 덮는다. 하얗게 표시된 금속막이 국부적으로 위치되어 있는 심한 볼업막이 제8도에 도시된다.

따라서, 본 발명의 방법에 의해 1㎛ 미만 심지어는 0.6㎛ 미만의 개구크기를 갖는 비아홀이 있는 반도체 장치가 제조될 수 있으므로, 본 발명은 장치의 패킹 밀도의 증가에 기여한다.

Claims (14)

1. 비아홀에 형성된 도전 플러그에 연결된 도전층을 갖는 반도체 장치의 제조방법에 있어서, 하부 도전층상에 제공된 중간층 절연막에 비아홀을 형성하는 단계, 각 비아홀의 주변은 중간층 절연막의 대응하는 내측벽에 의해 규정되고 ; 중간층 절연막의 윗면과 각 비아홀의 내측벽을 따라 제1금속막을 화학 기상 성장(CVD) 공정에 의해 연속적으로 증가시키는 단계 ; 제1금속막상에 제2금속막을 물리 기상 성장(PVD) 공정에 의해 증착하는 단계 ; 및 에너지 빔을 조사함으로써 제1 및 제2금속막을 용융하여, 각 비아홀의 주변에 인접한 중간층 절연막의 윗면에 증착된 제1 및 제2금속막의 대응하는 부분의 용융한 금속물질을 비아홀 내로 이동시켜 비아홀을 완전히 채워서 그 안에 도전 플러그를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
2. 제1항에 있어서, 제1 및 2금속막이 동일한 물질로 되는 반도체 장치의 제조방법.
3. 제2항에 있어서, 상기 물질이 알루미늄인 반도체 장치의 제조방법.
4. 제3항에 있어서, 알루미늄으로된 제2금속막상에는 에너지 빔 조사를 흡수하며 티타늄, 구리 및 실리콘의 그룹으로부터 선택된 물질로 구성되는 박막이 제공되어 있는 반도체 장치의 제조방법.
5. 제3항에 있어서, 알루미늄으로된 제1금속막이 최소한 20㎚의 두께를 갖는 반도체 장치의 제조방법.
6. 비아홀에 형성된 도전 플러그에 연결된 도전층을 갖는 반도체 장치의 제조방법 있어서, 하부 도전층상에 제공된 중간층 절연막에 비아홀을 형성하는 단계 ; 중간층 절연막의 윗면과 각 비아홀의 내측벽을 따라 화학 기상 성장(CVD) 공정에 의해 제1금속막을 연속적으로 증착하는 단계 ; 물리 기상 성장(PVD)에 의해 제1금속막위에 제2금속막을 증착하는 단계 ; 제2금속막을 패턴화하여 제2금속막의 대응하는 부분이 비아홀안과 각 비아홀의 주변에 인접한 중간층 절연막의 윗면에 잔류시키는 단계 ; 및 에너지 빔을 조사함으로써 제1금속막과 제2금속막의 나머지 부분을 용융하며, 각 비아홀의 주변에 인접한 제1금속막의 대응하는 부분과 제2금속막의 나머지 부분의 용융한 금속물질을 각 비아홀내로 이동시켜 비아홀을 완전히 채워서, 중간층 절연막의 윗면과 거의 편평하게 노출된 윗면을 갖는 도전 플러그를 형성하는 단계 ; 및 각 플러그와 중간층 절연막의 노출된 윗면상에 도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
7. 제6항에 있어서, 제1 및 2금속막이 동일한 물질로 되는 반도체 장치의 제조방법.
8. 제7항에 있어서, 상기 물질이 알루미늄인 반도체 장치의 제조방법.
9. 제8항에 있어서, 알루미늄으로된 제2금속막에는 에너지 빔 조사를 흡수하고 티타늄, 구리 및 실리콘의 그룹으로부터 선택된 물질로 구성되는 박막이 제공되어 있는 반도체 장치의 제조방법.
10. 제8항에 있어서, 알루미늄으로된 제1금속막이 최소한 20㎚의 두께를 갖는 반도체 장치의 제조방법.
11. 비아홀에 형성된 도전 플러그에 연결된 도전층을 갖는 반도체 장치의 제조방법에 있어서, 하부 도전층위에 제공된 중간층 절연막에 비아홀을 형성하는 단계, 각 비아홀의 주변은 중간층 절연막의 대응하는 내측벽에 의해 규정되고 ; 비아홀의 내측벽과 중간층 절연막의 윗면을 따라 화학 기상 성장(CVD) 공정에 의해 제1금속막을 연속적으로 증가하는 단계 ; 제1금속막상에 제2금속막을 고온 스퍼터링 공정에 의해 증착하여, 증착시 플라즈마에 기인하는 이온 충격에 의해 증착된 금속막의 표면온도를 상승시키고, 제1 및 제2금속막의 각각의 금속물질을 용융하여서, 적어도 각 비아홀의 주변에 인접한 제1금속막의 대응하는 부분의 용융한 금속물질을 비아홀내에 이동시켜 비아홀을 완전히 채워서 그 안에 도전 플러그를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
12. 제11항에 있어서, 제1 및 2금속막이 동일한 물질로 되는 반도체 장치의 제조방법.
13. 제12항에 있어서, 상기 물질이 알루미늄인 반도체 장치의 제조방법.
14. 제13항에 있어서, 알루미늄으로된 제1금속막이 최소한 20㎚의 두께를 갖는 반도체 장치의 제조방법.