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KR0156122B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR0156122B1
KR0156122B1 KR1019940028515A KR19940028515A KR0156122B1 KR 0156122 B1 KR0156122 B1 KR 0156122B1 KR 1019940028515 A KR1019940028515 A KR 1019940028515A KR 19940028515 A KR19940028515 A KR 19940028515A KR 0156122 B1 KR0156122 B1 KR 0156122B1
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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 콘택홀의 애스팩트비가 큰 초고집적소자에 적당한 배선기술에 관한 것이다.
본 발명은 하부도전층을 포함하는 반도체기판상에 제1절연막을 형성하는 단계와, 상기 제1절연막을 선택적으로 식각하여 상기 하부도전층을 노출시키는 제1콘택홀을 형성하는 단계, 상기 제1콘택홀내부를 포함한 제1절연막 상부에 실리사이드 형성을 위한 금속층을 형성하는 단계, 상기 금속층상에 장벽층을 형성하는단계, 상기 제1콘택홀내부에 매립되도록 콘택플러그를 형성하는 단계, 상기 제1절연막 및 콘택플러그상부에 제2절연막을 형성하는 단계, 상기 제2절연막을 선택적으로 식각하여 상기 제1콘택홀 상부에 상기 콘택플러그를 노출시키는 제2콘택홀을 형성하는 단계, 및 상기 제2콘택홀내부를 포함하는 제2절연막 상부에 상기 콘택플러그를 통해 상기 하부도전층과 접속되는 상부도전층을 형성하는 단계를 포함하여 이루어지는 반도체장치의 제조방법을 제공함으로써 콘택홀을 2단계로 나누어 형성하여 각각의 콘택홀 형성시에 실제 애스팩트비보다 반이하로 줄어든 애스팩트비를 갖는 콘택홀을 형성할 수 있도록 하여 콘택홀에서의 스텝커버리를 향상시킨다.

Description

반도체장치의 제조방법
제1도 내지 제3도는 종래의 반도체장치의 콘택형성방법을 도시한 도면.
제4도는 본 발명의 반도체장치의 콘택형성방법을 도시한 공정순서도.
제5도는 본 발명의 다른 실시예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 제1절연막
3 : 실리사이드형성을 위한 금속층 4,15 : 장벽층
5 : 콘택플러그 6 : 실리사이드
12 : 제2절연막 14 : 상부도전층
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 콘택홀(contact hole)의 애스팩트비(aspect ratio)가 큰 초고집적소자에 적당한 배선(metallization) 기술에 관한 것이다.
반도체장치의 제조공정에 있어서, 상층과 하층도전층간의 전기적인 접속을 위한 콘택홀은 반도체장치가 고집적화되어감에 따라 그 크기가 줄어들게 되어 애스팩트비, 즉 종횡비가 커지게 되었다.
종래의 반도체장치의 콘택형성방법은 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도 (a)와 같이 반도체기판(1)(또는 불순물확산영역등이 형성된 기판 또는 소정의 도전층이 형성되어 있는 기판)상에 절연막(2)을 형성한후, 상기 절연막을 선택적으로 식각하여 반도체기판의 소정부분(상부도전층과 접속하고자 하는 하부도전층부분)을 노출시키는 콘택홀을 형성한다. 이어서 제1도 (b)와 같이 기판과 후에 형성되는 상부도전층간의 접촉저항을 낮추기 위해, 예컨대 Ti막(3)을 콘택홀을 포함한 상기 절연막(2)상에 형성하고, 이위에 기판과 후에 형성되는 상부도전층사이의 장벽(barrier)층으로서, 예컨대 TiN을 증착한다. 이때, 콘택홀의 애스팩트비가 높을 경우에는 일반적인 스퍼터링방법으로 콘택홀의 측벽과 하부에 충분한 두께의 박막형성이 어려우므로 제2도에 도시된 바와 같은 컬리메이터(collimator)(8)를 이용한 스퍼터링방법으로 상기 Ti막(3) 및 TiN막(4)을 형성한다. 이와 같이 컬리메이터를 이용하여 막을 증착하게 되면 막의 스텝커버리지를 높일 수 있다. 제2도에서 미설명부호 7은 스퍼터 타켓, 9는 기판, 10은 스퍼터링되는 물질의 플럭스(flux)를 각각 나타낸다.
다음에 제1도 (c)와 같이 기판 전면에 기판과 접속될 상부도전층(5)을 형성한 후, 제1도 (d)와 같이 전면 에치백을 행하여 콘택홀내에만 상부도전층(5)을 매립시킨다.
이와 같이 상기 Ti막(3)을 증착한 후, 장벽층 형성공정 및 상부도전층 형성공정등의 일련의 열공정을 거치게 됨에 따라 제1도 (e)와 같이 상기 Ti막(3)과 실리콘기판고 반응하여 실리사이드(6)가 형성되게 된다.
한편, 반도체장치의 콘택형성을 위한 또다른 방법으로서, 제3도에 도시된 바와 같이 콘택에서의 접촉저항을 낮추기 위하여 금속/고융점금속/실리사이드/실리콘의 구조를 택하고, 고융점금속층의 폭을 실리사이드의 폭과 비슷한 크기로 하는 콘택 형성방법에 있는바, 이를 설명하면 다음과 같다.
실리콘기판(1)상에 절연막(2)을 형성하고 이를 선택적으로 식각하여 제1콘택홀을 형성한 후, 이 제1콘택홀을 고융점금속(11)으로 매립한다.이어서 상기 절연막(2) 및 고융점금속(11)상에 다시 절연막(12)을 형성하고 이를 선택적으로 식각하여 고융점금속(11)을 노출시키는 상기 제1콘택홀보다 작은 크기의 제2콘택홀을 형성한 후, 그 전면에 금속을 증착하고 패터닝하여 상부도전층(5)을 형성한다. 공정이 진행되는 동안의 히트 사이클(heat cycle)에 의해 고융점금속(11)과 기판과 반응하여 실리사이드(6)가 형성되게 된다.
그러나 반도체장치의 초고집적화가 진행됨에 따라 콘택홀이 더욱 더 미세해지고 이로 인해 콘택홀의 애스팩트비는 더욱 커져 상술한 종래기술에 의해서도 콘택홀내에 박막층을 균일하게 형성하는 것이 어렵게 되었다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 애스팩트비가 큰 콘택홀을 갖는 반도체장치의 콘택형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조방법은 하부도전층을 포함하는 반도체기판상에 제1절연막을 형성하는 단계와, 상기 제1절연막을 선택적으로 식각하여 상기 하부도전층을 노출시키는 제1콘택홀을 형성하는 단계, 상기 제1콘택홀내부를 포함한 제1절연막 상부에 실리사이드 형성을 위한 금속층을 형성하는 단계, 상기 금속층상에 장벽층을 형성하는 단계, 상기 제1콘택홀내부에 매립되도록 콘택플러그를 형성하는 단계, 상기 제1절연막 및 콘택플러그상부에 제2절연막을 형성하는 단계, 상기 제2절연막을 선택적으로 식각하여 상기 제1콘택홀 상부에 상기 콘택플러그를 노출시키는 제2콘택홀을 형성하는 단계, 및 상기 제2콘택홀내부를 포함한 제2절연막 상부에 상기 콘택플러그를 통해 상기 하부도전층과 접속되는 상부도전층을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명으르 상세히 설명한다.
제4도에 본 발명에 의한 반도체장치의 제조방법을 공정순서에 따라 도시하였다.
먼저, 제4도 (a)에 도시된 바와 같이 반도체기판(1)(또는 불순물확산영역이 형성된 기판이거나 소정의 도전층이 형성된 기판일 수도 있다)상에 제1절연막(2)으로서, 예컨대 산화막을 0.2-0.5㎛두께로 형성한 후, 이를 선택적으로 식각하여 기판의 소정영역(기판에 형성되어 있는 상기 불순물확산영역 또는 소정의 도전층 영역)을 노출시키는 제1콘택홀을 형성한다. 이때, 제1콘택홀은 측벽이 경사지게 형성한다.
이어서 제4도 (b)에 도시된 바와 같이 상기 콘택홀내부를 포함한 제1절연막(2) 상부에 실리사이드 형성을 위한 금속층(3)으로서, 예컨대 Ti를 콘택홀 바닥부분에서의 두께가 50-500Å정도가 되도록 증착하고 이위에 기판과 후에 형성될 상부 도전층간의 확산방지를 위한 장벽층(4)으로서, 예컨대 TiN을 콘택홀 바닥에서의 두께가 50-500Å정도가 되도록 증착한다.
상기 Ti막(3) 및 TiN막(4)은 컬리메이터를 이용한 스퍼터링방법이나 CVD(Chemical Vapor Deposition)방법에 의해 콘택홀 바닥부분에 증착되는 두께가 각각 적어도 100Å정도가 되도록 형성한다. 상기 실리사이드 형성을 위한 금속층(3)은 Ti외에도 Co, Mo등을 사용할 수 있다.
다음에 제4도 (c)에 도시된 바와 같이 상기 TiN(4) 상부에 상기 제1콘택홀이 완전히 매립되도록 예컨대 Al, Cu, W중에서 선택한 어느 한 금속(5)을 증착한다. 금속(5)으로는 Al, Cu, W등을 이용할 수 있다.
이어서 제4도 (d)에 도시된 바와 같이 상기 금속(5)을 에치백하여 제1콘택홀내에만 남도록 하여 기판과 후에 형성될 상부도전층과의 접속을 위한 콘택플러그(contact plug)를 형성한다.
다음에 제4도 (e)에 도시된 바와 같이 상기 제1절연막(2) 및 제1콘택홀내에 매립된 제1금속층(5)상부에 제2절연막(12)으로서, 예컨대 산화막을 0.2-0.5㎛두께로 형성한 후, 이를 선택적으로 식각하여 상기 제1콘택홀 상부에 상기 제1금속층(5)을 노출시키는 제2콘택홀을 형성한다.이때, 제2콘택홀과 상기 제1콘택홀의 폭의 차이가0.2㎛가 되도록 형성한다.
이어서 제4도 (f)에 도시된 바와 같이 상기 제2콘택홀내부를 포함한 제2절연막(12) 상부에 선택적(selective) 증착공정에 의해 Al, Cu, W등의 금속을 증착하여 제2콘택홀내에 매립된 상부도전층(14)을 형성함으로써 상기 콘택플러그(5)를 통해 기판(1)과 상부도전층(14)이 접속되는 반도체장치의 콘택형성공정을 완료한다. 상기 Ti막(3)과 실리콘기판은 Ti막 형성후의 일련의 히트 사이클에 의해 반응이 일어나 기판과 Ti막이 접촉된 부분에 실리사이드(6)가 형성된다.
한편, 제5도에 도시된 바와 같이 상기 제2콘택홀을 형성한 후, 장벽층(15)으로서, 예컨대 TiN막을 제2콘택홀 바닥부분에서의 두께가 50-500Å정도가 되도록 제2콘택홀을 포함하는 제2절연막(12)상부에 형성한 다음, 그 전면에 상부도전층(14)을 블랭킷(blanket)증착공정에 의해 형성할 수도 있다.
이와 같이 본 발명은 콘택홀을 2단계로 나누어 형성함으로써 각각의 콘택홀 형성시에 실제 애스팩트비보다 반이하로 줄어든 애스팩트비를 갖는 콘택홀을 형성할 수 있도록 하였다. 따라서 콘택홀에서의 스텝커버리지가 향상되므로 콘택내의 플러그형성이 용이하게 되고 결과적으로 신뢰성 높은 배선형성이 가능하게 된다.
상기 실시예에서는 2단계에 걸쳐 콘택홀을 형성하였으나, 2단계이상으로 나누어 형성하는 것도 가능함은 물론이다.

Claims (10)

  1. 하부도전층을 포함하는반도체기판상에 제1절연막을 형성하는 단계와, 상기 제1절연막을 선택적으로 식각하여 상기 하부도전층을 노출시키는 제1콘택홀을 형성하는 단계, 상기 제1콘택홀내부를 포함한 제1절연막 상부에 실리사이드 형성을 위한 금속층을 형성하는 단계, 상기 금속층상에 장벽층을 형성하는 단계, 상기 제1콘택홀내부에 매립되도록 콘택플러그를 형성하는 단계, 상기 제1절연막 및 콘택플러그상부에 제2절연막을 형성하는 단계, 상기 제2절연막을 선택적으로 식각하여 상기 제1콘택홀 상부에 상기 콘택플러그를 노출시키는 제2콘택홀을 형성하는 단계, 및 상기 제2콘택홀내부를 포함한 제2절연막 상부에 상기 콘택플러그를 통해 상기 하부도전층과 접속되는 상부도전층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 실리사이드 형성을 위한 금속층은 Ti, Co, Mo등으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 장벽층은 TiN으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 실리사이드 형성을 위한 금속층 및 장벽층은 컬리메이터를 이용한 스퍼터링방법 또는 CVD방법에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 제1절연막 및 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 상부도전층은 Al, Cu, W등의 금속으로 형성하는 것을 특징으로 하는반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 제1콘택홀과 제2콘택홀의 폭의 차이가0.2㎛가 되도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 제2콘택홀을 형성하는 단계후의 제2콘택홀 내부를 포함한 제2절연막 상부에 장벽층을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 장벽층은 TiN을 컬리메이터를 이용한 스퍼터링방법이나 CVD방법에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1항에 있어서, 상기 상부도전층을 형성하는 단계후에 상기 제2절연막 및 상부도전층상부에 절연막을 형성하고, 이 절연막을 선택적으로 식각하여 상기 제2콘택홀 상부에 콘택홀을 형성한 후, 이 콘택홀을 매립시키는 도전층을 형성하는 공정을 적어도 1회이상 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100457408B1 (ko) * 1997-12-30 2005-02-23 주식회사 하이닉스반도체 반도체소자의텅스텐플러그형성방법

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