KR940008719B1

KR940008719B1 - 전압승압회로

Info

Publication number: KR940008719B1
Application number: KR1019910019740A
Authority: KR
Inventors: 박찬석; 최도찬
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-11-07
Filing date: 1991-11-07
Publication date: 1994-09-26
Anticipated expiration: 2011-11-07
Also published as: KR930011382A

Abstract

내용 없음.

Description

전압승압회로

제1도는 종래 기술에 의한 전압승압회로의 일 실시예.

제2도는 종래 기술에 의한 전압승압회로의 일 실시예.

제3도는 본 발명에 의한전압승압회로의 블록도.

제4도는 제3도의 일 실시예.

제5도는 제4도의 동작 타이밍도.

제6도는 제3도의 다른 실시예.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속으로 승압된 전압을 출력하는 전압승압회로에 관한 것이다.

반도체 메모리 장치가 점차 고집적화됨에 따라 칩의 동작전압이 점점 낮아지고 있다. 상기 동작 전압이라함은 칩내의 각 구성소자(즉, 트랜지스터등)가 소정의 스윙(swing)동작을 하기 위해 상기 각 구성소자에 인가해주는 전원전압을 말하는 것으로, 이는 칩의 고집적화의 증가에 비례하여 낮아지게 된다. 예를 들어 4M(mega : 2²⁰)다이나막 램(dynamic RAM)의 경우 상기 동작 전압이 5v로 유지되었으나, 내부전원전압을 채용하기 시작한 16M 다이나믹 램의 경우 4v로 낮아졌고, 64M 다이나믹 램의 경우 3.3v로 나아지게 되었다. 상기와 같이 칩의 동작 전압이 낮아지게 될시에는 칩의 고속동작이 문제시되는 바, 이에 따라 칩내에는 소정의 승압회로(boostrap circuit)를 구비하는 것이 제시되었다. 상기 승압회로는 통상적으로 워드라인(word line) 드라이버 회로나 데이타 출력 버퍼에 필요로 되며, 소정의 데이타가 전송시에 상기 데이타의 전압강하 현상을 방지하게 된다.

이 분야에 공지되어 있는 전압승압회로도를 제1도에 도시하였다. 상기 제1도의 구성은 소정의 인에이블클럭(enable clock)을 입력으로 하고, 이를 드라이버 회로(1,2)를 거쳐, 소정의 승압용 캐패시터(3)에 연결하는 구성이다. 상기 제1도의 구성에서 Vpp신호는 소정의 승압된 전압이며, 상기 인에이블 클럭은 펄스신호로 발생되며 칩의 인에블될시에 발생되는 신호이다. 상기의 동작을 간단히 설명하면 상기 인에이블신호가 트리거링(triggering)되며 입력되면, 이는 상기 드라이버 회로(1,2)에서 증폭되며, 상기 승압용 캐패시터(3)에 입력된다. 그러면 상기 승압용 캐패시터(3)는 상기 승압용 캐패시터(3)의 입력신호에 따른 커플링(coupling) 효과에 의해 상기 Vpp신호를 칩의 전원전압(Vcc)보다 높은 전압으로 출력하게 된다. 그러나 상기 제1도와 같은 회로는 회로의 구성은 간단하지만, 상기 인에이블 클럭의 정확한 타이밍을 설정하기 어렵고 또한 낮은 동작 전원전압을 갖는 고집적 메모리 장치에서는 상기 승압용 캐패시터(3)의 출력전압이 불안정하게 되어, 근래에는 상기 제1도 회로의 구성을 개량 또는 추가한 회로들이 사용되는 실정이다.

상기 제1도 회로를 개량한 종래에 제시된 전압승압회로를 제2도에 도시하였다. 상기 제2도의 회로는 "IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL.24, NO.3, JUNE 1989"의 p597-601에 실린 "A 1-Mbit BiCMOS DRAM Using Temperature-Compensation Circuit Techniques"라는 제목의 논문을 인용한 것으로 하기하는 설명이외의 상세한 내용은 상기 논문을 참초하기 바란다. 상기 제2도에서 (a)는 전압승압회로이고, (b)도는 상기 (a)도의 동작 타이밍도이다. 상기 (a)도의 구성에는 øPHB신호는 워드라인의 프리차아지(precharge)펄스 신호이고, ø1 및 ø2신호는 로우 어드레스스트로우브신호가 액티브(active)신호로 인가될 때에 인에이블되는 클럭신호이고, OSC신호는 오실레이터(oscillator : 도시되지 않음)의 출력신호이다. 상기 제2도(a)의 동작 특성을 동작 타이밍도인 상기 제2도(b)를 참조하여 설명한다. 상기 (a)도에서 칩이 인에이블되고 칩이 대기시(stand-by)에는 상기 øPHB신호는 Vpp레벨로 되고(이때에는 칩내의 모든 워드라인을 데세이블시키는 상태이므로), 칩이 동작모드시에는 상기 øPHB신호는 접지전압레벨(=0v)로 인가된다. 상기(b)에 도시된 바와 같이 상기 øPHB신호가 Vpp레벨에서 0v로 떨어지면 상기 ø1 및 ø2신호가 각각 Vcc레벨로 상승한다. 그러면 상기 (a)도의 ø1신호로 인한 C1, C2캐패시터의 커플링 효과에 의해서 G1, G2의 전압이 Vcc레벨 이상으로 상승하고, 상기 ø2신호로 인한 C3, C4캐패시터의 커플링 효과에 의해서 G3, G4의 전압이 Vcc레벨 이상의 Vpp레벨로 상승한다. 그리고 상기 상승된 G1, G2의 전압은 상기 ø2신호에 의해서 0v로 떨어진다. 상기의 G3, G4의 전압이 상기 (a)도의 Vpp출력이며, 칩이 동작모드에서 다시 대기시의 상태로 되어 상기 øPHB신호가 Vpp레벨로 인가되면 상기 (a)도의 출력값은 Vcc레벨로 출력된다. 그래서 상기 제2도(a)에서는 소정의 로우 어드레스신호가 액티브 신호로 인가될시에만 Vpp레벨의 전압을 출력하게 된다.

그러나 상기 제2도(a)에 도시된 회로는 상술한 제1도 회로의 문제점인 불안정한 Vpp전압의 출력 및 입력신호의 정확한 타이밍 문제가 해결되었으나, 또 다른 문제를 발생시킨다. 즉, 상기 제2도(a)에 따른 회로를 실현하기 위해서는 상기 øPHB신호와 ø1 과 ø2신호를 발생시키기 위한 회로를 구비해야 하는데 이는 고집적화에 크게 불리하게 되며, 상기 Vpp전압의 출력 시점이 로우어드레스스트로우브신호가 액티브 신호로 인가되어 상기 ø1 및 ø2신호가 인에이블된 후에 이루어지므로 칩의 고속동작을 저하시키게 된다. 또한, 상기 제2도(a)의 회로는 16M 또는 64M급 이상의 고집적 반도체 메모리 장치와 같은 낮은 전원 전압을 사용하는 반도체 메모리 장치에서는 전압의 승압 효율이 낮아지게 되어 적용에 있어서 한계가 있게 된다.

따라서 본 발명의 목적은, 칩의 고속동작을 향상시키는 전압승압회로를 제공함에 있다.

본 발명의 다른 목적은, 칩의 고집적에 적합한 전압승압회로를 제공함에 있다.

본 발명의 또 다른 목적은, 낮은 전원 전압하에서도 승압 효율이 높은 전압승압회로를 제공함에 있다.

상기 본 발명의 목적을 달성하기 위하여 본 발명은, 일정주기를 가지는 발진신호를 출력하는 오실레이터를 가지는 반도체 메모리 장치에 있어서, 상기 발진신호를 입력하고 이 입력이 트리거링입력되는 동안 계속하여 소정의 제1노드와 제2노드의 전위레벨에 서로 상보적으로 트리거링되도록 출력하는 논리회로로 이루어지는 입력단(11, 12, 13, 14, 15)과, 전원전압 이상의 승압전압을 출력하는 승압노드(Vpp)와, 상기 제1노드와 소정의 제1펌핑노드(N3)와의 사이에 형성되고, 상기 제1노드에 입력되는 트리거링신호에 응답하여 상기 제1펌핑노드(N3)를 펌핑시키는 제1펌핑수단(25, 26, C1)과, 상기 제1노드와 소정의 제2펌핑노드(N1)와의 사이에 형성되고, 상기 제1노드에 입력되는 트리거링신호에 응답하여 상기 제2펌핑노드(N1)를 펌핑시키는 제2펌핑수단(21, 22, C2)과, 상기 제2노드와 소정의 제3펌핑노드(N2)와의 사이에 형성되고 상기 제2노드에 입력되는 트리거링신호에 응답하여 상기 제3펌핑노드(N2)를 펌핑시키는 제3펌핑수단(23, 24, C3)과 상기 제2노드와 소정의 제4펌핑노드(N4)와의 사이에 형성되고, 상기 제2노드에 입력되는 트리거링신호에 응답하여 상기 제4펌핑노드(N4)를 펌핑시키는데 제4펌핑수단(27,28,C4)과, 상기 제2펌핑노드(N1)와 승압노드(Vpp)와의 사이에 채널이 형성되고, 상기 제1펌핑노드 (N3)에 게이트가 접속되어, 상기 제1펌핑노드(N3)의 펌핑동작에 응답하여 상기 제2펌핑노드(N1)의 펌핑전압을 상기 승압노드(Vpp)로 로 전송출력하는 제1전송트랜치스터(M1)와, 상기 제3펌핑노드(N2)와 승압노드(Vpp)와의 사이에 채널이 형성되고 상기 제4펌핑노드(N4)에 게이트가 접속되어, 상기 제4펌핑노드(N4)의 펌핑동작에 응답하여 상기 제3펌핑노드(N2)의 펌핑전압을 상기 승압노드(Vpp)로 전송 출력하는 제2전송트랜지스터(M2)를 각각적어도 구비하고, 상기 발진신호의 "하이" 입력 및 "로우"입력 각각에 대응하여 상기 제2펌핑수단(21, 22, C2)과 제3펌핑수단(23, 24, C3)이 교대로 상기 승압노드(Vpp)를 펌핑하는 전압승압회로임을 특징으로 한다.

상기 전압승압회로는, 전원전압(Vcc)단자에 입력단자가 접속되고 상기 제2펌핑노드(N1)와 제3펌핑노드(N2)에 각각 출력단자가 접속되어 칩의 파워업시에 상기 제2펌핑노드(N1)와 제3펌핑노드(N2)를 각각 전원전압레벨로 프리차아지하기 위한 제1바이어스회로(31, 32, 33, 34)와, 전원전압(Vcc)단자에 입력단자가 접속되고 상기 제1펌핑노드(N3) 및 제4펌핑노드(N4)에 각각 출력단자가 접속되어 칩의 파워업시에 상기 제1펌핑노드(N3)와 제4펌핑노드(N4)를 각각 전원전압레벨로 프리차지하기 위한 제2바이어스회로(35, 36, 37, 38)를 더 구비하여 펌핑노드를 프리차아지한다.

또한 상기 본 발명의 다른 목적들을 달성하기 위하여 본 발명은, 일정주기를 가지는 발진신호를 출력하는 오실레이터를 가지는 반도체 메모리 장치에 있어서, 상기 발진신호를 입력하고 이 입력이 트리거링입력되는 동안 계속하여 소정의 제1노드와 제2노드의 전위레벨이 서로 상보적으로 트리거링되도록 출력하는 논리회로로 이루어지는 입력단(41, 42, 43, 44, 46)과, 전원전압 이상의 승압전압을 출력하는 승압노드(Vpp)와, 상기 제1노드와 소정의 제1펌핑노드(N10)와의 사이에 형성되고, 상기 제1노드에 입력되는 트리거링신호에 응답하여 상기 제1펌핑노드(N10)를 펌핑시키는 제1펌핑수단(45, C10)과, 상기 제2노드와 소정의 제2펌핑노드(N20)와의 사이에 형성되고, 상기 제2노드에 입력되는 트리거링신호에 응답하여 상기 제2펌핑노드(N20)를 펌핑시키는 제2펌핑수단(47, C20)과, 상기 제1펌핑노드(N10)와의 승압노드(Vpp)와의 사이에 채널이 형성되고 상기 제1펌핑노드(N10)에 게이트가 접속되어, 상기 제1펌핑노드(N10)의 펌핑동작에 응답하여 상기 제1펌핑노드(N10)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는 제1전송트랜지스터(M10)와, 상기 제2펌핑노드(N20)와 승압노드(Vpp)와의 사이에 채널이 형성되고 상기 제2펌핑노드(N20)에 게이트가 접속되어, 상기 제2펌핑노드(N20)의 펌핑동작에 응답하여 상기 제2펌핑노드(N20)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는 제2전송트랜지스터(M20)와, 전원전압(Vcc)단자에 입력단자가 접속되고 상기 제1펌핑노드(N10) 및 제2펌핑노드(N20)에 각각 출력단자가 접속되어 칩의 파워업시에 상기 제1펌핑노드(N10)와 제2펌핑노드(N20)를 각각 전원전압레벨로 프리차지하기 위한 바이어스회로(51, 52, 53, 54)를 각각 적어도 구비하고, 상기 발진신호의 "하이"입력 및 "로우"입력을 각각에 대응하여 상기 제1펌핑수단(45, C10)과, 제2펌핑수단(47, C20)이 교대로 상기 승압노드(Vpp)를 펌핑하는 전압승압회로임을 특징으로 한다.

상기의 구성에서 본 발명에 의한 전압승압회로는 상기 오실레이터의 출력파형의 위상이 "하이(high)"이거나 "로우"일 경우 모두에서도 전압의 승압동작이 이루어지는 전압승압회로임을 주목하여야 한다. 또한, 본 발명의 핵심적인 사상은 오실레이터의 출력파형을 이용하여 전원전압 이상의 승압전압을 얻는 것으로 이는 칩이 인에이블되기 전에(즉, 칩이 파워-업 사이클에 있을때)승압전압을 발생시키는 전압승압 회로임을 밝혀둔다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

본 발명의 기술적 사상에 입각한 전압승압회로의 블록도를 제3도에 도시하였다. 그리고, 상기 제3도의 블록 구성에 의거한 그 일 실시예를 제4도에 도시하였으며, 상기 제4도의 구성에 따른 전압 파형도를 제5도에 도시하였다. 그리고 상기 제3도의 블록 구성에 의거한 다른 실시예를 제6도에 도시하였다.

본 발명에 의한 전압승압회로의 블록도인 상기 제3도의 구성 및 특징을 설명한다. 상기 제3도에서 입력신호인 오실레이터 컨트롤 클럭은 칩의 파워-업(power-up)과 동시에 발생되는 신호로서 이는 Vpp전압이 소정의 원하는 전압이 아닐시에 오실레이터(100)를 동작시키게 되며, 상기 Vpp전압에 연결되는 소정의 디텍터(detector : 도시되지 않음)와 같은 것을 이용하여 쉽게 실현될 수 있게 된다. 상기 오실레이터 컨트롤 신호를 입력하는 오실레이터(100)는 소정의 펄스신호를 출력하고, 상기의 펄스신호는 드라이버단(200)과 같은 것을 통하여 전압증폭되고, 상기 증폭된 펄스신호는 승압단(300)으로 입력되어, 상기 승압단(300)에서 소정의 원하는 승압전압(Vpp)을 출력하게 된다. 상기 제3도의 구성에서 바이어스단(400)은 상기 승압단(300)의 출력단에 연결되어 칩의 파워-업과 동시에 상기의 Vpp전압을 전원전압(Vcc)레벨로 프리차아지시키며, 상기의 드라이버단(200)은 상기 Vpp전압의 발생 및 승압효율을 향상시키게 된다.

본 발명에 의한 전압승압회로의 블록도인 상기 제3도의 바람직한 일 실시예인 제4도의 회로구성을 설명한다. 상기 제4도의 구성은, 오실레이터의 출력신호인 발진신호를 입력하고 이 입력이 트리거링입력되는 동안 계속하여 소정의 제1노드와 제2노드의 전위레벨이 서로 상보적으로 트리거링되도록 출력하는 논리회로로 이루어지는 입력단(11, 12, 13, 14, 15)과, 전원전압 이상의 승압전압을 출력하는 승압노드(Vpp)와, 상기 제1노드와 소정의 제1펌핑노드(N3)와의 사이에 형성되고, 상기 제1노드에 입력되는 트리거링신호에 응답하여 상기 제1펌핑노드(N3)를 펌핑시키는 제1펌핑수단(25, 26, C1)과, 상기 제1노드와 소정의 제2펌핑노드(N1)와의 사이에 형성되고, 상기 제1노드에 입력되는 트리거링신호에 응답하여 상기 제2펌핑노드(N1)를 펌핑시키는 제2펌핑수단(21, 22, C2)과, 상기 제2노드와 소정의 제3펌핑노드(N2)와의 사이에 형성되고, 상기 제2노드에 입력되는 트리거링신호에 응답하여 상기 제3펌핑노드(N2)를 펌핑시키는 제3펌핑수단(23, 24, C3)과, 상기 제2노드와 소정의 제4펌핑노드(N4)와의 사이에 형성되고, 상기 제2노드에 입력되는 트리거링신호에 응답하여 상기 제4펌핑노드(N4)를 펌핑시키는 제4펌핑수단(27, 28, C4)과, 상기 제2펌핑노드(N1)와 승압노드(Vpp)와의 사이에 채널이 형성되고 상기 제1펌핑노드(N3)에 게이트가 접속되어, 상기 제1펌핑노드(N3)의 펌핑동작에 응답하여 상기 제2펌핑노드(N1)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는 제1전송트랜지스터(M1)와, 상기 제3펌핑모드(N2)와 승압노드(Vpp)와의 사이에 채널이 형성되고 상기 제4펌핑노드(N4)에 게이트가 접속되어, 상기 제4펌핑노드(N4)의 펌핑동작에 응답하여 상기 제3펌핑노드(N2)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는데 제2전송트랜지스터(M2)와, 전원전압(Vcc)단자에 입력단자가 접속되고 상기 제2펌핑노드(N1) 및 제3펌핑노드(N2)에 각각 출력단자가 접속되어 칩의 파워업시에 상기 제2펌핑노드(N1)와, 제3펌핑노드(N2)를 각각 전원전압레벨로 프리차아지하기 위한 제1바이어스회로(31, 32, 33, 34)와, 전원전압(Vcc)단자에 입력단자가 접속되고 상기 제1펌핑노드(N3) 및 제4펌핑노드(N4)에 각각 출력단자가 접속되어 칩의 파워업시에 상기 제1펌핑노드(N3)와 제4펌핑노드(N4)를 각각 전원전압레벨로 프리차아지하기 위한 제2바이어스회로(35, 36, 37,38)로 구성된다.

상기의 구성에 의거한 상기 제4도 회로의 동작특성을 상기 제4도 회로의 전압파형도인 상기 제5도를 참조하여 상세히 설명한다. 설명에 앞서 본 발명에 의한 전압승압회로는 오실레이터의 출력 파형의 위상이 "하이" 및 "로우"상태 모두에서도 Vpp전압은 계속 승압됨을 특히 주목하여야 한다. 그리고 상기 노아게이트(13)의 출력단과 상기 제1전송용 트랜지스터(M1)의 게이트 사이에 있는 인버터(25)(26) 및 C1캐피시터와, 상기 낸드게이트(16)의 출력단에 접속된 인버터(17)와 상기 제2전송용 트랜지스터(M2)의 게이트 사이에 있는 인버터(27)(28) 및 C4캐피시터와, 상기 제2바이어스회로(35,‥, 38)는 궁극적으로 본 명에 의한 전압승압회로의 효율을 극대화하기 위해 구비됨을 아울러 주목하여야 한다. 칩이 파워-업되면 이와 동시에 N1노드와 N2노드에는 전원전압(Vcc : 이는 정확히 말하면 Vcc-Vth레벨이 되지만 이는 상기 제1바이어스회로(31, ‥, 34)의 구성소자를 피형(P-type) 모오스트랜지스터로 대치하는 등의 방법을 이용하여 Vcc레벨로 실현할수 있게 되며, 상기의 Vcc-Vth레벨로도 본 발명의 목적을 달성할 수 있게 된다.) 레벨로 초기화(즉, 프리차아지)하게 된다. 그리고 상기 오실레이터가 상기 제5도에 도시된 바와 같이 발진동작을 일으키면 상기 N1노드와 N2노드는 각각 서로 반대 위상을 가지며 Vcc레벨에서 2Vcc레벨 정도로 트리거링하게 된다.(이때 상기 N1노드와 N2노드가 상기 Vcc레벨에서 2Vcc레벨 정도로 트리거링하는 것은 상기 C2 및 C3 캐피시터의 커플링 현상에 의해서 이루어짐을 쉽게 이해할 수 있을 것이다.) 또한 N3노드와 N4노드도 상기 C1 및 C4 캐피시터의 커플링 현상에 의해서 Vcc레벨에서 2Vcc레벨로 트리거링한다. 이에 따라 상기의 Vpp전압은 상기 제1 및 제2전송용 트랜지스터(M1)(M2)를 통한 차아지 셰어링 동작에 의해서 초기값인 Vcc레벨에서 점차 2Vcc레벨로 상기 제5도에 도시된 바와 같이 상승하게 된다.

상기의 동작과정에서 상기 제1 및 제2전송용 트랜지스터(M1)(M2)의 "턴온(turn -on)"동작은 상기 노아게이트(13) 및 인버터(15)의 출력값의 위상이 서로 반대로 되는바, 서로 반대로 이루어지며 'x'1 xqzA A2 이에 따라 상기 Vpp전압은 계속 펌핑(pumpim)하게(즉, 2Vcc의 전압레벨까지) 된다. 그리고 상기 제1 및 제2전송용 트랜지스터 (M1)(M2)의 게이트에는 상기 제2바이어스회로(35,‥,38)로 부터 계속 Vcc전압이 공급되기 때문에 상기 N1 또는 N2노드가 2Vcc레벨로 되는 시점에서 상기 제1또는 제2전송용 트랜지스터(M1)(M2)의 채널을 풀(full) 턴온시켜서 상기 Vpp전압의 승압효율은 더욱 향상된다. 또한 상기 Vpp전압은 칩이 인에이블되기 전에 소정의 원하는 Vpp전압(즉, 2Vcc레벨의)으로 발생하기 때문에 칩의 동작속도의 고속화가 이루어진다. 또한 상기 제4회로의 경우는 칩의 동작 전원전압(Vcc)이 상당히 낮을지라도 높은 승압전압을 얻게 되는데, 이것은 본 발명에 따른 시뮬레이션을 참조하면 상기 Vcc전압이 3v의 경우 4.5v이상의 Vpp전압을 얻게 된다.

본 발명에 의한 전압승압화로의 블록도인 상기 제3도의 다른 실시예인 제6도의 구성 및 그 특징을 설명한다. 상기 제6도 회로의 구성은 오실레이터의 출력신호인 발진신호를 입력하고 이 입력이 트리거링입력되는 동안 계속하여 소정의 제1노드와 제2노드의 전위레벨이 서로 상보적으로 트리거링되도록 출력하는 논리회로로 이루어지는 입력단(41, 42, 43, 44, 46)과, 전원전압 이상의 승압전압을 출력하는 승압노드(Vpp)와, 상기 제1노드와 소정의 제1펌핑노드(N10)와의 사이에 형성되고, 상기 제1노드에 입력되는 트리거링신호에 응답하여 상기 제1펌핑노드(N10)를 펌핑시키는 제1펌핑수단(45, C10)과, 상기 제2노드와 소정의 제2펌핑노드(N20)와의 사이에 형성되고, 상기 제2노드에 입력되는 트리거링신호에 응답하여 상기 제2펌핑노드(N20)를 펌핑시키는 제2펌핑수단(47, C20)과, 상기 제1펌핑노드(N10)와 승압노드(Vpp)와의 사이에 채널이 형성되고, 상기 제1펌핑노드(N10)에 게이트가 접속되어, 상기 제1펌핑노드(N10)의 펌핑동작에 응답하여 상기 제1펌핑노드(N10)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는 제1전송트랜지스터 (M10)와, 상기 제2펌핑노드(N20)와 승압노드(Vpp)와의 사이에 채널이 형성되고 상기 제2펌핑노드(N20)에 게이트가 접속되어, 상기 제2펌핑노드(N20)의 펌핑동작에 응답하여 상기 제2펌핑노드(N20)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는 제2전송트랜지스터(M20)와, 전원전압(Vcc)단자에 입력단자가 접속되고 상기 제1펌핑노드(N10) 및 제2펌핑노드(N20)에 각각 출력단자가 접속되어 칩의 파워업시에 상기 제1펌핑노드(N10)와 제2펌핑노드(N20)를 각각 전원전압레벨로 프리차아지하기 위한 바이어스 회로(51, 52, 53, 54)로 이루어진다.

제6도의 구성을 살펴보면 상기 제4도의 회로구성과 유사하지만, 제1 및 제2전송용 트랜지스터(M10)(M20)가 각각 다이오드(diode)접속된 형태로 되는 바, 이에 따라 회로의 구성소자가 간단화된다. 즉, 상기 제4도 회로에서 제1전송용 트랜지스터(M1)의 게이트에 연결된 인버터(15)(22) 및 C1캐피시터와, 제2전송용 트랜지스터(M2)의 게이트에 연결된 인버터(25)(26) 및 C4캐패시터와, 제2바이어스회로(35,‥,38)가 생략되는 구성이다. 상기 제6도 회로의 동작특성도 상기 제4도 회로의 동작특성과 유사하게 되며, N10노드 또는 N20노드의 전압이 2Vcc레벨로 될시에 상기 제1 또는 제2전송용 트랜지스터(M10)(M20)가 상승된 상기 N10노드 또는 N20노드의 전압에 의해서 "턴온"되어 Vpp전압을 소정의 원하는 전압으로 상승시킨다. 상기 제6도 회로의 경우에는 그 구성소자가 간단하여 특히 고집적화에 적합하며, 낮은 전원전압을 가지는 칩에서도 상기 제4도 회로의 경우와 같은 효과를 나타낸다.

상기 본 발명의 기술적 사상을 나타내는 상기 제3도의 블록 구성에 의거한 상기 제4도 및 제6도 회로는 상기 본 발명의 사상을 실현한 최적의 실시예이지만 본 발명의 기술적 범주내에서는 그 구성을 다르게 실현할 수 있음을 알아야 할것이다. 그래서 예를 들면, 상기 입력단의 경우 오실레이터의 출력파형에 서로 다르게 응답하는 로직구성이라면 이는 적절하게 실시할 수 있으며, 상기 제1 및 제2바이어스회로의 경우에도 Vcc(또는 Vcc-Vth)전압을 출력하는 로직 구성은 무수히 많을 수 있는 것이다.

상술한 바에 의하면, 본 발명에 의한 전압승압회로는 그 구성이 콤팩트(compact)하면서도 칩의 고속 동작을 향상시키며, 특히 초고집적 메모리 장치와 같이 낮은 전원전압을 사용하는 반도체 장치에서도 높은 승압효율을 발생시켜 향후 초고집적 반도체 메모리 장치의 성능 및 신뢰도를 향상시킬 것으로 기대된다.

Claims

일정주기를 가지는 발진신호를 출력하는 오싱레이터를 가지는 반도체 메모리 장치에 있어서, 상기 발진신호를 입력하고 이 입력이 트리거링입력되는 동안 계속하여 소정의 제1노드와 제2노드의 전위레벨이 서로 상보적으로 트리거링되도록 출력하는 논리회로로 이루어지는 입력단(11, 12, 13, 14, 15)과, 전원전압 이상의 승압전압을 출력하는 승압노드(Vpp)와, 상기 제1노드와 소정의 제1펌핑노드(N3)와의 사이에 형성되고, 상기 제1노드에 입력되는 트리거링신호에 응답하여 상기 제1펌핑노드(N3)를 펌핑시키는 제1펌핑수단(25, 26, C1)과, 상기 제1노드와 소정의 제2펌핑노드(N1)와의 사이에 형성되고, 상기 제1노드에 입력되는 트리거링신호에 응답하여 상기 제2펌핑노드(N1)를 펌핑시키는 제2펌핑수단(21, 22, C2)과, 상기 제2노드와 소정의 제3펌핑노드(N2)와의 사이에 형성되고, 상기 제2노드에 입력되는 트리거링신호에 응답하여 상기 제3펌핑노드(N2)를 펌핑시키는 제3펌핑수단(23, 24, C3)과, 상기 제2노드와 소정의 제4펌핑노드(N4)와의 사이에 형성되고, 상기 제2노드에 입력되는 트리거링신호에 응답하여 상기 제4펌핑노드(N4)를 펌핑시키는 제4펌핑수단(27, 28, C4)과, 상기 제2펌핑노드(N1)와 승압노드 (Vpp)와의 사이에 채널이 형성되고 상기 제1펌핑노드(N3)에 게이트가 접속되어, 상기 제1펌핑노드(N3)의 펌핑동작에 응답하여 상기 제2펌핑노드(N1)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는 제1전송트랜지스터(M1)와, 상기 제3펌핑노드(N2)와 승압노드(Vpp)와의 사이에 채널이 형성되고 상기 제4펌핑노드(N4)에 게이트가 접속되어, 상기 제4펌핑노드(N4)의 펌핑동작에 응답하여 상기 제3펌핑노드(N2)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는 제2전송트랜지스터(M2)를 각각 적어도 구비하고, 상기 발진신호의 "하이"입력 및 "로우"입력 각각에 대응하여 상기 제2펌핑수단(21, 22, C2)과 제3펌핑수단(23, 24, C3)이 교대로 상기 승압노드(Vpp)를 펌핑함을 특징으로 하는 전압승압회로.
제1항에 있어서, 상기 전압승압회로의 출력값이, 소정의 예정된 전압값 이하로 떨어졌을 시에 이를 소정의 디틱터가 검출하고, 이 검출신호에 대응하여 상기 오실레이터가 동작되어 상기 출력값이 다시 승압됨을 특징으로 하는 전압승압회로.
제1항에 있어서, 상기 전압승압회로가, 전원전압(Vcc)단자에 입력단자가 접속되고 상기 제2펌핑노드(N1) 및 제3펌핑노드(N2)에 각각 출력단자가 접속되어 칩의 파워업시에 상기 제2펌핑노드(N1)와 제3펌핑노드(N2)를 각각 전원전압레벨로 프리차아지하기 위한 제1바이어스회로(31, 32, 33, 34)와, 전원전압(Vcc)단자에 입력단자가 접속되고 상기 제1펌핑노드(N3) 및 제4펌핑노드(N4)에 각각 출력단자가 접속되어 칩의 파워업시에 상기 제1펌핑노드(N3)와 제4펌핑노드(N4)를 각각 전원전압레벨로 프리차아지하기 위한 제2바이어스회로(35, 36, 37, 38)를 더 구비함을 특징으로 하는 전압승압회로.
제3항에 있어서, 상기 입력단(11, 12, 13, 14, 15)이, 상기 발진신호를 입력하는 2개의 씨모오스인버터로 이루어지는 드라이버(11, 12)와, 상기 발진신호와 드라이버(11, 12)의 출력신호를 각각 입력하고 상기 제1노드에 출력단자가 접속되는 노아게이트(13)와, 상기 발진신호와 드라이버(11, 12)의 출력신호를 각각 입력하는 낸드게이트(14)와, 상기 낸드게이트(14)의 출력단자와 상기 제2노드와의 사이에 형성되는 인버터(15)로 이루어짐을 특징으로 하는 전압승압회로.
제4항에 있어서, 상기 제1, 제2, 제3 및 제4펌핑수단이, 대응되는 입력노드에 입력단자가 접속되는 드라이버와, 대응하는 상기 드라이버의 출력단자와 대응되는 펌핑노드와의 사이에 전극의 양단이 접속되는 캐피시터로 각각 이루어짐을 특징으로 하는 전압승압화로.
제5항에 있어서, 상기 제1 및 제2전송트랜지스터(M1)(M2)가, 엔모오스트랜지스터로 각각 이루어짐을 특징으로 하는 전압승압회로.
제6항에 있어서, 상기 제1 및 제2전송용 트랜지스터(M1)(M2)의 개폐동작이, 상기 제1 및 제2노드에 걸리는 상기 입력단(11, 12, 13, 14, 15)의 출력값에 의해 서로 상보적으로 이루어짐을 특징으로 하는 전압승압회로.
제6항에 있어서, 상기 제1바이어스회로(31, 32, 33, 34)가, 전원전압(Vcc)단자에 게이트와 드레인이 공통접속되고 상기 제2펌핑노드(N1)에 소오스가 접속되는 제1엔모오스트랜지스터(31)와, 상기 전원전압(Vcc)단자와 상기 제2펌핑노드(N1)와의 사이에 채널이 접속되고 상기 제3펌핑노드(N2)에 게이트가 접속되는 제2엔모오스트랜지스터(32)와, 상기 전압전원(Vcc)단자와 상기 제3펌핑노드(N2)와의 사이에 채널이 접속되고 상기 제2펌핑노드(N1)에 게이트가 접속되는 제3엔모오스트랜지스터(33)와, 전원전압(Vcc)단자에 게이트와 드레인이 공통접속되고 상기 제3펌핑노드(N2)에 소오스가 접속되는 제4엔모오스트랜지스터(34)로 이루어짐을 특징으로 하는 전압승압회로.
제6항에 있어서, 상기 제2바이어스회로(35, 36, 37, 38)가, 전원전압(Vcc)단자에 게이트와 드레인이 공통접속되고 상기 제1펌핑노드(N3)에 소오스가 접속되는 제1엔모오스트랜지스터(35)와, 상기 전원전압(Vcc)단자와 상기 제1펌핑노드(N3)와의 사이에 채널이 접속되고 상기 제4펌핑노드(N4)에 게이트가 접속되는 제2엔모오스트랜지스터(36)와, 상기 전원전압(Vcc)단자와 상기 제4펌핑노드(N4)와의 사이에 채널이 접속되고 상기 제1펌핑노드(N3)에 게이트가 접속되는 제3엔모오스트랜지스터(37)와, 전원전압(Vcc)단자에 게이트와 드레인이 공통접속되고 상기 제4펌핑노드(N4)에 소오스가 접속되는 제4엔모오스트랜지스터(38)로 이루어짐을 특징으로 하는 전압승압회로.
일정주기를 가지는 발진신호를 출력하는 오실레이터를 가지는 반도체 메모리 장치에 있어서, 상기 발진신호를 입력하고 이 입력이 트리거링입력되는 동안 계속하여 소정의 제1노드와 제2노드의 전위레벨이 서로 상보적으로 트리거링되도록 출력하는 논리회로로 이루어지는 입력단(41, 42, 43, 44, 46)과, 전원전압 이상의 승압전압을 출력하는 승압노드(Vpp)와, 상기 제1노드와 소정의 제1펌핑노드(N10)와의 사이에 형성되고, 상기 제1노드에 입력되는 트리거링신호에 응답하여 상기 제1펌핑노드(N10)를 펌핑시키는 제1펌핑수단(45, C10)과, 상기 제2노드와 소정의 제2펌핑노드(N20)와의 사이에 형성되고, 상기 제2노드에 입력되는 트리거링신호에 응답하여 상기 제2펌핑노드(N10)와 승압노드(Vpp)와의 채널이 형성되고 상기 제1펌핑노드(N10)와 승압노드(Vpp)와으 사이에 채널이 형성되고 상기 제1펌핑노드(N10)에 게이트가 접속되어, 상기 제펌핑노드(N10)의 펌핑동작에 응답하여 상4기 제1펌핑노드(N10)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는 제1전송트랜지스터(M10)와, 상기 제2펌핑노드(N20)와 승압노드(Vpp)와의 사이에 채널이 형성되고 상기 제2펌핑노드(N20)에 게이트가 접속되어, 상기 제2펌핑노드(N20)의 펌핑동작에 응답하여 상기 제2펌핑노드(N20)의 펌핑전압을 상기 승압노드(Vpp)로 전송출력하는 제2전송트랜지스터(M20)와, 전원전압(Vcc)단자에 입력단자가 접속되고, 상기 제1펌핑노드(N10) 및 제2펌핑노드(N20)에 각각 출력단자가 접속되어 칩의 파워업시에 상기 제1펌핑노드(N10)와 제2펌핑노드(N20)를 각각 전원전압레벨로 프리차아지하기 위한 바이어스회로(51, 52, 53, 54)를 각각 적어도 구비하고, 상기 발진신호의 "하이"입력 및 "로우"입력 각각에 대응하여 상기 제1펌핑수단(45, C10)과 제2펌핑수단(47, C20)이 교대로 상기 승압노드(Vpp)를 펌핑함을 특징으로 하는 전압승압회로.
제10항에 있어서, 상기 전압승압회로의 출력값이, 소정의 예정돤 전압값 이하로 떨어졌을 시에는 이를 소정의 디텍터가 검출하고, 이 검출신호에 대응하여 상기 오실레이터가 동작되어 상기의 출력값이 다시 승압됨을 특징으로 하는 전압승압회로.
제10항에 있어서, 상기 입력단(41, 42, 43, 44, 46)이, 상기 발진신호를 입력하는 2개의 씨모오스인버터로 이루어지는 드라이버(41, 42)와, 상기 발진신호와 드라이버(41, 42)의 출력신호를 각각 입력하고 상기 제1노드에 출력단자가 접속되는 낸드게이트(43)와, 상기 발진신호와 드라이버(41, 42)의 출력신호를 각각 입력하는 노아게이트(44)와, 상기 노아게이트(44)의 출력단자와 상기 제2노드와의 사이에 형성되는 인버터(46)로 이루어짐을 특징으로 하는 전압승압회로.
제12항에 있어서, 상기 제1펌핑수단(45, C10)이, 상기 제1노드에 입력단자가 접속되는 드라이버(45)와, 상기 드라이버(45)의 출력단자와 상기 제1펌핑노드(N10)와의 사이에 전극의 양단이 접속되는 캐피시터(C10)로 이루어짐을 특징으로 하는 전압승압회로.
제13항에 있어서, 상기 제2펌핑수단(47, C20)이, 상기 제2노드에 입력단자가 접속되는 드라이버(47)와, 상기 드라이버(47)의 출력단자와 상기 제2펌핑노드(N20)와의 사이에 전극의 양단이 접속되는 캐시피터(C20)로 이루어짐을 특징으로 하는 전압승압회로.
제10항에 있어서, 상기 바이어스회로(51, 52, 53, 54)가, 전원전압(Vcc)단자에 게이트와 드레인이 공통접속되고 상기 제1펌핑노드(N10)에 소오스가 접속되는 제1엔모오스트랜지스터(51)와, 상기 전원전압(Vcc)단자와 상기 제1펌핑노드(N10)와의 사이에 채널이 접속되고 상기 제2펌핑노드(N20)에 게이트가 접속되는 제2엔모오스트랜지스터(52)와, 상기 전원전압(Vcc)단자와 상기 제2펌핑노드(N20)와의 사이에 채널이 접속되고 상기 제1펌핑노드(N10)에 게이트가 접속되는 제3엔모오스트랜지스터(53)와, 전원전압(Vcc)단자에 게이트와 드레인이 공통접속되고 상기 제2펌핑노드(N20)에 소오스가 접속되는 제4엔모오스트랜지스터(54)로 이루어짐을 특징으로 하는 전압승압회로.