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KR950010621B1 - 반도체 기억장치 - Google Patents

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KR950010621B1
KR950010621B1 KR1019910015687A KR910015687A KR950010621B1 KR 950010621 B1 KR950010621 B1 KR 950010621B1 KR 1019910015687 A KR1019910015687 A KR 1019910015687A KR 910015687 A KR910015687 A KR 910015687A KR 950010621 B1 KR950010621 B1 KR 950010621B1
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KR
South Korea
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mos transistor
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마사키 오기하라
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

반도체 기억장치
제 1 도는 본 발명의 제 1 실시예에 따른 방식을 나타낸 회로도.
제 2 도 및 제 3 도는 제 1 도에 도시한 방식의 동작파형을 나타낸 도면.
제 4 도는 본 발명의 제 2 실시예에 따른 방식을 나타낸 회로도.
제 5 도는 및 제 6 도는 제 4 도에 도시한 방식의 동작파형을 나타낸 도면.
제 7 도는 본 발명의 제 3 실시예에 따른 방식을 나타낸 회로도.
제 8 도 및 제10도는 종래의 기술에 따른 방식을 나타낸 회로도.
제 9 도 및 제11도는 각각 제 8 도와 제10도에 도시한 방식의 동작파형을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리셀 11 : 워드선구동회로
12 : NAND회로 13 : 워드선
14 : 비트선 15 : 워드선전위제어회로
16 : N형 MOS캐패시터 17,22,28 : N형 MOS 트랜지스터
18 : 제 1 전위 19,20,23,27,28,29 : P형 MOS 트랜지스터
24 : /RAS 25 : 인버터
26 : 캐패시터
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 DRAM에 관한 것이다.
[종래의 기술 및 그 문제점]
DRAM에서는 다른 반도체 기억장치와 마찬가지로 데이터의 기억장소가 행어드레스와 열어드레스를 이용하여 표현된다. 그러나, 통상은 행어드레스와 열어드레스가 동일한 핀을 이용하여 칩으로 입력되기 때문에, 어드레스핀에 입력되고 있는 어드레스가 어떤 어드레스인지를 구별하기 위해 /RAS(행어드레스스트로브) 또는 /CAS(열어드레스스트로브)라는 신호가 이용된다. 여기서, 신호명의 최초에 기호 "/"가 붙어 있는 경 우에는 그 신호가 로우액티브(Low Active)상태인 것을 나타낸다.
최근, DRAM의 동작고속화가 진행됨에 따라 /RAS가 하강하고 나서 워드선의 전위가 상승하여 메모리셀이 선택될 까지의 시간을 어떻게 단축시킬 것인지가 억세스타임의 고속화에 있어서 키포인트로 되고 있다.
여기서, 종래의 DRAM에서의 메모리셀과 행디코더 및 워드선구동회로의 개략도를 제 8 도와 제10도에 도시하고, 그 동작파형을 제 9 도와 제11도에 도시하였다.
먼저, 제 8 도에는 메모리셀(100)과 워드선구동회로(101), NAND회로(102), 워드선(103 ; WL) 및 비트선(104 ; BL)이 도시되어 있다. 워드선구동회로(101)에는 별도로 설치된 승압회로(도시되지 않음)로부터 전위 (VWDRV)가 공급된다. 메모리셀(100)은 N형 MOS(N채널 Metal Oxide Semi conductor) 캐패시터(106)와 트랜스퍼게이트인 N형 MOS 트랜지스터(107)로 이루어져 있다. 또, 워드선구동회로(101)는 NAND 회로(102)의 출력을 반전시키는 인버터(108)와, 게이트가 정전원전위(Vcc)에 접속되어 있으면서 소스·드레인중 어느 한쪽이 인버터(108)의 출력에 접속되는 N형 MOS 트랜지스터(109), 게이트가 상기 N형 MOS 트랜지스터(109)에 접속되면서 소스·드레인중 한쪽이 승압회로에 접속되는 N형 MOS 트랜지스터(110) 및, 게이트가 NAND 회로(102)의 출력에 접속되면서 소스·드레인중 어느 한쪽이 접지전위(Vss)에 접속되는 N형 MOS 트랜지스터(111)로 이루어져 있는 바, 이 워드선구동회로(101)에서는 N형 MOS 트랜지스터(110)가 워드선구동트랜지스터로서 동작한다.
이 제 8 도의 회로에서는 워드선구동트랜지스터(110)와 메모리셀(100)이 N형 MOS소자를 포함하고 있다.
다음으로, 제 8 도 및 제 9 도를 이용하여 상기 회로의 동작을 설명한다. 칩외부로부터 입력되는 행어드레스스트로브신호(114 ; /RAS)가 하강하여 로우레벨(이하, "L"로 기재함)로 되면, 그 시점에서 어드레스핀에 입력되고 있는 어드레스는 행어드레스인 것으로 인식된다. 그리고, 이 행어드레스에 대응되는 행이 셀어레이중에서 선택된다. 이때, 워드선구동트랜지스터인 N형 MOS 트랜지스터(110)의 게이트전위(116 ; VG)는 N형 MOS 트랜지스터(109)의 임계치전압을 VTH1, 정전위전위를 Vcc라과 할때, Vcc-VTH1(이하, "H"로 기재함)으로 된다. 그후, 워드선구동트랜지스터인 N형 MOS 트랜지스터(110)의 소스·드레인중 N형 MOS 트랜지스터(111)에 접속되어 있지 않은 쪽의 전위(117 ; VWDRV)를 Vcc+VTH2(VTH2는 트랜스퍼게이트인 MOS 트랜지스터의 임계치전압) 이상으로 상승시킨다. 이 VWDRV를 상승시킬 때에, 워드전구동트랜지스터인 N형 MOS 트랜지스터(110)의 게이트전위(116 ; VG)는 소스·게이트간의 용량의 커플링에 의해 고전압으로 끌어 올려지고, 그 결과 워드선(103 ; wl)에 Vcc+VTH2이상의 전위(이하, "H+"로 기재함)가 전달된다. 워드선(WL)에 정전원전위(Vcc)보다도 높은 전위인 "H+"를 전달하는 것은 메모리셀의 캐패시터에 인가되는 전압을 확실하게 Vcc로 하기 위함이다.
그런데, 제 8 도의 회로방식에는 다음과 같은 문제점이 있다.
첫번째로, 워드선구동트랜지스터(110)의 게이트전위(116 ; VG)가 "H-"로 되기 전에 워드선구동트랜지스터인 N형 MOS 트랜지스터(110)의 소스·드레인중 N형 MOS 트랜지스터(111)에 접속되어 있는 쪽의 전위(116 ; VWDRV)가 상승하기 시작하면 워드선(103 ; WL)의 전위가 "H+"로 끌어 올려지지 않을 가능성이 있기 때문에, /RAS(114)가 하강하고 나서 VWDRV(117)가 상승하기 시작할 때까지 충분하게 시간을 둘 필요가 있어 고속화에 적합하지 않다.
두번째로, VWDRV(117)가 상승할 때에 워드선구동트랜지스터(110)의 게이트전위(116 ; VG)는 소스·게이트간의 기생용량의 커플링에 의해 끌어 올려지고 있으므로, 소스와 게이트의 전위차가 작아서 워드선(103 ; WL)의 전위가 상승하기 시작하여 "H+"에 도달할 때까지 시간이 걸리게 된다.
상기한 바와 같은 문제점을 극복하기 위해 워드선구동트랜지스터를 P형 MOS 트랜지스터로 구성한 회로 방식이 있는 바, 그와 같은 회로를 제10도에 도시하였다.
제10도에는 메모리셀(120)과, 워드선구동회로(121), NAND회로(122), 워드선(123 ; WL), 비트선(124 ; BL) 및, 워드선전용전위발생회로(125)가 도시되어 있다.
여기서, 메모리셀(120)은 N형 MOS매패시터(126)와 N형 MOS 트랜지스터(127)로 이루어져 있다. 또, 워드선구동회로(121)는 소스가 워드선전용전위발생회로(125)에 접속된 P형MOS 트랜지스터(129,130)와, 드레인이 P형 MOS 트랜지스터(129)의 게이트와 P형 MOS 트랜지스터(130)의 드레인에 접속됨과 더불어 소스가 접지전위(Vss)에 접속되어 있으면서 게이트가 NAND회로(122)의 출력에 접속된 N형 MOS 트랜지스터(132) 및, 소스·드레인중 어느 한쪽이 NAND회로(122)의 출력에 접속됨과 더불어 다른 쪽이 P형 MOS 트랜지스터(130)의 게이트와 P형 MOS 트랜지스터(129)의 드레인에 접속되어 있으면서 게이트가 정전원전위(Vcc)에 접속된 N형 MOS 트랜지스터(133)로 이루어져 있다. 제10도의 히로에서, 워드선전용전위발생회로(125)는 고전압으로 고정된 워드선전용전위(145 ; VWL)를 항상 워드선구동회로(121)에 공급한다. 한편, 여기서는 P형 MOS 트랜지스터(129)와 P형 MOS 트랜지스터(130)을 워드선구동트랜지스터로 하고, VWL은 메모리셀(120)와 트랜스퍼게이트의 임계치전압을 VTH2로 할 때의 Vcc+VTH2이상의 전위, 즉 "H+"와 같은 것으로 한다.
이 회로의 특징은 승압에 의해 워드선전용의 고전위(145 ; VWL)를 발생하는 워드선전용전위발생회로(125)가 설치되어 있는 점으로, 이하 제10도와 제11도를 이용하여 그 동작을 설명한다.
/RAS(144)가 하강함에 따라 행어드레스(145 ; Add)가 인식되어 NAND회로(122)의 출력이 "L"로 됨과 동시에 워드선구동트랜지스터인 P형 MOS 트랜지스터(130)의 게이트전위(146 ; VG)도 "L"로 되어 이 P형 MOS 트랜지스터(130)가 온상태로 되면, 상기 P형 MOS 트랜지스터(130)에는 워드선전위발생회로(125)로부터 항상 고전압의 워드선전용위(147 ; VWL)가 공급되고 있으므로 워드선(123 ; WL)의 전위가 VWL까지 상승한다. 이와 같이, 제10도의 회로에서는 행어드레스가 인식되는 것 만으로 워드선(123 ; WL)을 충분한 전압레벨로 끌어 올릴 수 있기 때문에, 제 8 도의 회로를 이용한 경우보다도 고속의 동작을 기대할 수 있다. 그러나, 이 회로방식에는 다음과 같은 문제점이 있다.
일반적으로, MOS소자의 소스·게이트간 또는 드레인·게이트간에 4 내지 6MV/cm 이상의 고전계가 인가되면, 게이트산화막의 열화가 심해져서 MOS소자의 장기적 신뢰성을 현저히 저하시키는 것으로 알려져 있다. 한편, 현재로는 MOS소자의 미세화가 진행됨에 따라 게이트산화막도 박막화되는 경향이 있기 때문에, 게이트 산화막의 장기적 신뢰성을 확보할 목적으로 LSI(대규모집적회로)의 전원전압 그 자체를 낮추려고 시도하고 있다. 그런데, 상기한 바와 같이 이 회로의 특징은 워드선으로 공급하는 전용전위(147 ; VWL)의 발생회로에 의해 항상 워드선구동트랜지스터의 소스에 VWL("H+")이라는 고전압을 공급하고 있는 것이기 때문에, 당연히 제 8 도의 회로를 이용한 경우에 비해 게이트산화막의 열화가 심해져서 소자의 장기적 신뢰성의 확보가 곤란해지게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 워드선의 선택이 고속이고 또 게이트산화막의 장기적 신뢰성을 손상시키지 않는 워드선구회로방식의 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 다른 반도체 기억장치는, 워드선에 접속되고, 그 중 적어도 하나가 임계치전압(Vth)을 갖춘 제 1 도전형 MOS 트랜스퍼게이트 트랜지스터를 포함하는 메모리셀과 ; 워드선선택모드 동안 워드선을 구동시키기 위한 워드선구동수단 및 ; 상기 제 1 도전형 MOS 트랜스퍼게이트 트랜지스터가 N채널 MOS 트랜지스터이면, 제 1 전원전위(Vcc) 보다 높지 않으면서 임계치전압(Vth) 보다 낮지 않은 제 1 레벨과, 상기 제 1 전원전위(Vcc) 보다 높지 않으면서 임계치전압(Vth) 보다 낮지 않은 제 1 레벨과, 상기 제 1 전원전위(Vcc) 보다 높은 제 2 레벨을 갖추고, 상기 제 1 도전형 MOS 트랜스퍼게이트 트랜지스터가 P채널 MOS 트랜지스터이면, 제 2 전원전위(Vss) 보다 낮지 않으면서 임계치전압(Vth) 보다 높지 않은 제 1 레벨과, 상기 제 2 전원전위(Vss) 보다 낮은 제 2 레벨을 갖춘 워드선구동신호를 출력단에서 상기 워드선구동수단에 출력하기 위한 워드선전위 제어수단을 구비하여 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명의 반도체 기억장치에서는, 워드선에 전위를 전달하는 워드선구동회로의 MOS 트랜지스터의 소스·드레인간 또는 소스·게이트간의 전위차를 메모리셀군이 선택되어 있지 않을 때에는 메모리셀군이 선택되어 있을 때 보다도 작게 함으로써 게이트산화막의 열화를 방지할 수가 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 다른 반도체 기억장치에 대해 상세히 설명한다.
먼저, 제 1 도의 실시예에 대해 제 1 도 내지 제 3 도를 참조하여 설명한다.
제 1 도에는 메모리셀(10)과, 워드선구동회로(11), NAND회로(12), 워드선(13 ; WL), 비트선(14 ; L) 및, 워드선전위제어수단(15)이 도시되어 있다. 여기서, 메모리셀(10)은 N형 MOS캐패시터(16)와 트랜스퍼게이트인 N형 MOS 트랜지스터(17)로 이루어져 있다. 또, 워드선구동회로(11)는 소스가 워드선전위제어수단(15)에 접속된 P형 MOS 트랜지스터(19,20)와, 드레인이 P형 MOS 트랜지스터(19)의 게이트와 P형 MOS 트랜지스터(20)의 드레인에 접속됨과 더불어 소스가 접지전위(Vss)에 접속되어 있으면서 게이트가 NAND회로(12)의 출력에 접속된 N형 MOS 트랜지스터(22) 및, 소스·드레인중 어느 한쪽이 NAND회로(12)의 출력에 접속된 N형 MOS 트랜지스터(22) 및, 소스드레인중 어느 한쪽이 NAND회로(17)의 출력에 접속됨과 더불어 다른 한쪽이 P형 MOS 트랜지스터(20)의 게이트와 P형 MOS 트랜지스터(19)의 드레인에 접속되어 있으면서 게이트가 정전원전위(Vcc)에 접속된 N형 MOS 트랜지스터(23)로 이루어져 있다. 한편, 여기서 상기 P형 MOS 트랜지스터(19,20)를 워드선구동트랜지스터라 칭하기로 한다. NAND회로(12)에 행어드레스가 입력되고 있지만 [NAND회로(12)는 어드레스를 디코드하는 것], 칩의 어드레스핀에 입력된 행어드레스는 아니다.
워드선전위제어수단(15)은 워드선구동트랜지스터인 P형 MOS 트랜지스터(19,20)의 소스전원(18 ; VWDRV)를 제어하기 위해 설치되어 있는 바, 이 워드선전위제어수단(15)은 워드선(13 ; WL)이 선택된 때에만 워드선구동트랜지스터의 소스에 정전원전위(Vcc)보다 높은 전위를 공급한다. 이 워드선전위제어수단(15)은 /RAS(24)를 반전시키는 인버터(25)와, 이 인버터(25)의 출력에 접속된 캐패시터(26), 소스·드레인중 어느 한쪽과 기판이 캐패시터(26)에 접속됨과 더불어 게이트가 /RAS(24)에 접속된 P형 MOS 트랜지스터(27), 소스·드레인중 어느 한쪽이 접지전위(Vss)에 접속됨과 더불어 게이트가 입력/RAS(24)에 접속된 N형 MOS 트랜지스터(28) 및, 게이트가 P형 MOS 트랜지스터(27)와 N형 MOS 트랜지스터(28)에 접속됨과 더불어 소스·드레인중 어느 한쪽과 기판이 캐패시터(26)에 접속되고 다른 쪽이 정전원전위(Vcc)에 접속된 PMOS 트랜지스터(29)로 이루어져 있다.
다음으로, 제 1 도 및 제 2 도를 이용하여 상기 회로의동작을 설명한다. 여기서, 메모리셀(17)의 트랜스퍼게이트의 임계치전압을 VTH2로 할 때, Vcc+VTH2이상의 전위를 "H+"로 기재하기로 한다.
/RAS(24)가 하이레벨(정전원전위(Vcc)에 상당하는 전위로서, 이하 "H"로 기재함)일 때, 즉 메모리가 억세스되어 있지 않을 때에는 워드선구동트랜지스터(19,20)의 소스전위 (18 ; VWDRV)가 "H", 즉 정전원전위(Vcc)로 유지된다. 임의의 메모리셀에 억세스하기 위해 /RAS(24)가 "L"로 되면, 워드선전위제어수단(15)에는 캐패시터(26)가 삽입되어 있으므로 워드선구동트랜지스터(19,20)의 소스전위(18 ; VWDRV)가 "H+"까지 승압된다. 다음으로, 인식된 행어드레스(30 ; Add)가 행디코더에 전송되고, 행디코더중에서 상기 전송된 행어드레스(30 ; Add)에 대응된 NAND회로(12)의 출력이 "L"로 됨과 동시에 워드선구동트랜지스터인 P형 MOS 트랜지스터(27)의 게이트전위(31 ; VG)도 "L"로 된다. 그 결과, P형 MOS 트랜지스터 (27)가 온상태로 됨과 더불어 P형 MOS 트랜지스터(19)가 오프상태로 되어, 워드선(13 ; WL)의 전위가 "H+"로 상승한다. 기록동작 또는 독출동작이 종료되면 P형 MOS 트랜지스터(19)가 온상태로 됨과 더불어 P형 MOS 트랜지스터(20)가 오프상태로 되어, 워드선(13 ; WL)의 전위가 "L"로 돌아가고, 그 후 P형 MOS 트랜지스터(19,20)의 소스전위, 즉 VWDRV(18)가 "H"로 되돌아간다.
또, 비트선(14 ; BL)의 선충전전위가 1/2Vcc이고, VTH2＜Vcc로 되어 있는 DRAM이나 Vss선충전의 DRAM에서는 제 3 도에 도시한 바와 같이 지연된 /RAS를 이용하여 행어드레스(30)가 결정되고 나서 행어드레스(30)가 행디코더에 전송되고 나서) 워드선구동트랜지스터인 P형 MOS 트랜지스터(19,20)의 소스전위(18 ; VWDRV)를 "H+"에 까지 승압하는 것도 가능하다. 왜냐하면, 이와 같은 경우에는 행어드레스(30)가 결정되어 워드선(13)의 전위가 Vcc 즉 "H"까지 상승하면 메모리셀에 축적된 전하를 비트선에 전달하여 독출하는 것이 가능하게 되어, 메모리셀에 Vcc의 전위를 재축적할 때에만 워드선구동트랜지스터인 P형 MOS 트랜지스터(19,20)의 소스전위(VWDRV)를 "H+"에까지 승압하면 되기 때문이다. 또한, 이 경우에는 인버터(25)에 지연회로(도시되지 않음) 등을 매기하여 /RAS(24)를 입력하여도 좋다.
이와 같이, 제 1 도에 도시한 회로에서는 워드선전위제어수단(15)을 설치함으로써 메모리셀이 억세스된 때에만 워드선구동트랜지스터에 "H"라는 고전압을 인가하고 있으므로, 워드선구동트랜지스터의 게이트산화막의 열화를 방지할 수가 이 있다.
또한, 메모리셀이 선택되어 있지 않을때에 워드선구동트랜지스터의 소스전위(VWDRV)를 반드시 정전원전위(Vcc)로 해둘 필요는 없고, Vcc 이하로 하면서 트랜스퍼게이트의 트랜지스터의 임계치전압 이상으로 해두면 셀로의 억세스가 필요한 때에 워드선의 전위를 순간적으로 끌어 올릴 수가 있다.
또, 본 실시예에서는 워드선구동트랜지스터를 P형 MOS 트랜지스터로 하고, 메모리셀을 N형 MOS소자로 하여 실현하였지만, 워드선구동트랜지스터를 N형 MOS 트랜지스터로 하고, 메모리셀을 P형 MOS소자로 하여 실현하여도 좋다. 이 경우, 메모리셀이 선택되어 있지 않을 때에는 워드선구동트랜지스터의 소스전위를 접지전위(Vss)로 해두면 좋다. 또한, 이 경우에도 메모리셀이 선택되어 있지 않을 때에 워드선구동트 랜지스터의 소스전위(VWDRV)를 반드시 접지전위(Vss)로 해둘 필요는 없고, Vss이상으로 하면서 트랜스퍼게이트의 트랜지스터의 임계치전압 이하로 해 두면 셀로의 억세스가 필요한 때에 워드선의 전위를 순간적으로 끌어 올릴 수가 있다.
그런데, DRAM의 고집적화가 진전되면 진전될수록 동작시의 소비전류를 억제하는 것이 곤란하게 되므로, 최근에는 셀어레이를 복수의 블럭으로 분할하여 동작시에는 일부분만을 활성화시켜 비트선의 충방전전류를 억제하는 방식이 이용되고 있다. 그래서, 이러한 방식을 이용한 메모리셀에 본 발명을 적용시킨 경우를 제 2 실시예로 하여 제 4 도 내지 제 6 도를 참조하여 상세히 설명한다.
제 4 도에는 메모리셀(40)과, 워드선구동회로(41), NAND회로(42,42'), 워드선(43 ; WL), 비트선(44 ; BL) 및, 워드선전위제어수단(45)이 도시되어 있다. 메모리셀(40)은 N형 MOS캐패시터(46)와 트랜스퍼게이트인 N헝 MOS 트랜지스터(47)로 이루어져 있다. 또, 워드선구동회로(41)는 소스에 워드선전위제어수단(45)의 출력이 접속된 P형 MOS 트랜지스터(49,50)와, 드레인이 P형 MOS 트랜지스터(49)의 게이트와 P형 MOS 트랜지스터(57)의 드레인에 접속됨과 더불어 소스가 접지전위(Vss)에 접속되어 있으면서 게이트가 NAND회로(42)의 출력에 접속된 N형 MOS 트랜지스터(52), 소스·드레인중 어느 한쪽이 N형 MOS트랜지스터(52)의 게이트에 접속됨과 더불어 다른 쪽이 P형 MOS 트랜지스터(50)의 게이트와 P형 MOS트랜지스터(49)의 드레인에 접속되어 있으면서 게이트가 정전원전위(Vcc)에 접속된 N형 MOS 트랜지스터(53)로 이루어져 있다. 여기서, 상기 P형 MOS 트랜지스터(49,50)를 워드선구동트랜지스터라 칭하기로 한다. 또, 메모리셀(40)의 트랜스퍼게이트의 임계치전압을 VTH2로 할 때, Vcc+VTH2이상의 전위를 "H+"로 기재하기로 한다.
제 4 도의 회로는 동작시에 활성화되는 셀어레이에 속하는 워드선구동트랜지스터에만 그 소스전위를 "H+"에 까지 상승시키는 회로이다.
워드선전위제어수단(45)은 블럭활성화수단(45')과, /RAS(54)를 반전시키는 인버터(55), 이 인버터(55)의 출력에 접속된 캐패시터(56), 소스·드레인중 어느 한쪽과 기판이 상기 캐패시터(56)에 접속되어 있으면서 게이트가 /RAS(54)에 접속딘 P형 MOS 트랜지스터(57), 소스·드레인중 어느 한쪽이 접지전위(Vss)에 접속됨과 더불어 게이트가 /RAS(54)에 접속된 N형 MOS 트랜지스터(58), 게이트가 P형 MOS 트랜지스터(57)와 N형 MOS 트랜지스터(58)에 접속됨과 더불어 소스·드레인중 어느 한쪽과 기판이 캐패시터(56)에 접속되어 있으면서 다른 쪽이 정전원전위(Vcc)에 접속된 PMOS 트랜지스터(59)로 이루어져 있다. 워드선전위제어수단(45)중에 설치된 블럭활성화수단(45')은 억세스해야 할 셀이 속하는 블럭만을 활성화시키는 기능을 갖는다 .
이 블럭활성화수단(45')은 소스가 PMOS 트랜지스터(59)에 접속된 P형 MOS 트랜지스터(60,61)와, 드레인이 P형 MOS 트랜지스터(60)의 게이트와 P형 MOS 트랜지스터(61)의 드레인에 접속됨과 더불어 소스가 접지전위(Vss)로 고정되어 있으면서 게이트가 NAND회로(42')의 출력에 접속된 N형 MOS 트랜지스터(62), 소스·드레인중 어느 한쪽이 N형 MOS 트랜지스터(62)의 게이트에 접속됨과 더불어 다른 쪽이 P형 MOS 트랜지스터(61)의 게이트와 P형 MOS 트랜지스터(60)의 드레인에 접속되어 있으면서 게이트가 정전원전위(Vcc)에 접속된 N형 MOS 트랜지스터(63), 게이트가 P형 MOS 트랜지스터(60)의 게이트와 P형 MOS 트랜지스터(61)의 드레인 및 N형 MOS 트랜지스터(61)의 드레인에 접속됨과 더불어 기판과 소스드레인중 어느 한쪽이 PMOS 트랜지스터(59)에 겁속되어 있으면서 다른 쪽이 워드선구동회로(41)에 접속되는 P형 MOS 트랜지스터(64), 게이트가 P형 MOS 트랜지스터(64)의 드레인과 P형 MOS 트랜지스터(61)의 게이트 및 N형 MOS 트랜지스터(63)에 접속됨과 더불어 기판과 소스 드레인중 어느 한쪽이 워드선구동회로(41)에 접속되어 있으면서 다른 쪽이 정전원전위(Vcc)에 접속되는 P형 MOS 트랜지스터(65)로 이루어져 있다. 여기서, NAND회로(42')의 출력은 인버터(66)를 매개하여 NAND회로(42)에 입력되고 있다.
다음으로, 제 4 도와 제 5 도를 이용하여 상기 회로의 동작에 대해 상세히 설명한다. 한편, 이하의 설명에서는 P형 MOS 트랜지스터(49,50)의 소스전위를 VWDRV-n(70), 블럭활성화수단(45')의 P형 MOS 트랜지스터(60,61)의 소스전위를 VWDRV(71)로 한다.
/RAS(54)가 "H"일때, 즉 메모리가 억세스되어 있지 않을 때에는 P형 MOS 트랜지스터(60,61)의 소스전 (71 ; VWDRV)는 "H"즉 전원전위(Vcc)로 유지되고, 그 결과 워드선구동트랜지스터인 P형 MOS 트랜지스터(49,50)의 소스전위(70 ; VWDRV-n)도 "H"로 유지된다. 메모리가 억세스되어 /RAS(54)가 "L"로 되면, 워드선전위제어수단(45)에는 캐패시터(56)가 삽입되어 있기 때문에 VWDRV(71)는 "H+"로까지 승압된다).
다음으로, 행디코더의 NAND회로(42')에 행어드레스(80 ; Add)가 전송되면, 셀어레이중의 모든 블럭중에서 그 행어드레스(80 ; Add)에 대응되는 블럭의 워드선구동회로(41)에만 "H+"가 공급된다. 결국, 행어드레스(80 ; Add)에 대응되는 블럭만이 활성화되고, 활성화되어 있지 않은 블럭의 워드선구동트랜지스터에는 "H+"라는 고전압이 공급되지 않으므로 게이트산화막의 열화를 방지한다. 그리고, 행어드레스(80 ; Add)에 대응되는 블럭에서는 NAND회로(42)의 출력이 "L"로 되어, 워드선구동트랜지스터인 P형 MOS 트랜지스터(50)의 게이트전위(81 ; VGn)가 "L"로 된다. 그 결과, P형 MOS 트랜지스터(50)가 온상태로 되고, P형 MOS 트랜지스터(49)가 오프상태로 되어, 워드선(43 ; WL)의 전위가 "H+"로 상승된다. 기록동작 또는 독출동작이 종료되면 P형 MOS 트랜지스터(49)가 온상태로 되고, P형 MOS 트랜지스터(50)가 오프상태로 되어, 워드선(43 ; WL)의 전위가 "L"로 돌아가고, 그 후 P형 MOS 트랜지스터(49, 50)의 소스전위, 즉 VWDRV-n(70)가 "H"로 되돌아간다.
또, 비트선(44 ; BL)의 선충전전위가 1/2Vcc이고, 또 VTH2＜Vcc로 되어 있는 DRAM이나 Vss선충전의 DRAM에서는 제 6 도에 도시한 바와 같이 행어드레스(80)를 결정한 후, 워드선구동트랜지스터인 P형 MOS 트랜지스터(49,50)의 소스전위(70 ; VWDRV-n)를 "H+"까지 승압하는 것도 가능하다.
이와 같이, 제 4 도에 도시한 회로에서는 블럭활성화수단(45')을 매개하여 워드선구동트랜지스터에 "H+"를 공급하고 있기 때문에, 활성화된 블럭 이외의 워드선구동트랜지스터에는 "H+"라는 전압이 인가되지 않으므로 보다 효과적으로 게이트산화막의 열화를 방지할 수가 있다.
또한, 메모리셀이 선택되어 있지 않을 때에 워드선구동트랜지스터의 소스전위(VWDRV-n) 또는 블럭활성화 수단의 P형 MOS 트랜지스터(60,61)의 소스전위(VWDRV)를 반드시 정전원전위(Vcc)로 해둘 필요는 없고, Vcc이하로 또 트랜스퍼게이트의 트랜지스터의 임계치전압 이상으로 해두면 셀로의 억세스가 필요한때에 워드선의 전위를 순간적으로 상승시킬 수가 있다.
또, 본 실시예에서는 워드선구동트랜지스터를 P형 MOS 트랜지스터로 하고 메모리셀을 N형 MOS소자로하여 실현하였지만, 워드선구동트랜지스터를 N형 MOS 트랜지스터로 하고 메모리셀을 P형 MOS소자로 하여 실현하여도 좋다. 이 경우에는 메모리셀이 선택되어 있지 않을 때에 워드선구동트랜지스터의 소스전위를 접지전위(Vss)로 해두면 된다. 한편, 이 경우에도 메도리셀이 선택되어 있지 않을 때에는 워드선구동트랜지스터의 소스전위(VWDRV-n)를 반드시 접지전위(Vss)로 해둘 필요가 없고, Vss 이상으로 또 트랜스퍼게이트의 트랜지스터의 임계치전압 이하로 해두면 셀로의 억세스가 필요한 때에 워드선의 전위를 순간적으로 상승시킬 수가 있다.
더욱이, 본 발명의 실시예로서는 상기 2개의 회로에만 한정되는 것이 아니며, 예컨대 제 3 실시예로서 제 7 도에 도시한 바와 같이 디플리션형의 N형 MOS 트랜지스터(49',59',65')를 이용하는 것도 생각할 수 있다. 제 7 도에서, 제 4 도에 도시한 회로와 동일한 부분에 대해서는 동일한 부호를 붙이고 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 워드선의 선택이 고속이면서 게이트산화막의 장기적 신뢰성을 손상시키지 않는 워드선구동회로방식의 반도체장치를 제공할 수가 있게 된다.

Claims (7)

  1. 워드선에 접속되고, 그 중 적어도 하나가 임계치전압(Vth)을 갖춘 제 1 도전형 MOS 트랜스퍼게이트 트랜지스터를 포함하는 메모리셀과 ; 워드선선택모드 동안 워드선을 구동시키기 위한 워드선구동수단 및 ; 상기 제 1 도전형 MOS 트랜스퍼게이트 트랜지스터가 N채널 MOS 트랜지스터이면, 제 1 전원전위(Vcc) 보다 높지 않으면서 임계치전압(Vth) 보다 낮지 않은 제 1 레벨과, 상기 제 1 전원전위(Vcc) 보다 높지 않은 제 1 레벨과, 상기 제 2 전원전위(Vss) 보다 낮은 제 2 레벨을 갖춘 워드선구동신호를 출력단에서 상기 워드선구동수단에 출력하기 위한 워드선전위제어수단을 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  2. 워드선에 결합되고, 그 중 적어도 하나가 임계치전압(Vth)을 갖춘 제 1 도전형 MOS 트랜지스터와 MOS캐패시터를 포함하는 메모리셀과 ; 워드선선택모드 동안 워드선을 구동시키기 위한 워드선구동수단 및 ; 상기 제 1 도전형 MOS 트랜지스터가 N채널 MOS 트랜지스터이면, 제 1 전원전압(Vcc)보다 높지 않으면서 임계치전압(Vth) 보다 낮지 않은 제 1 레벨과, 상기 제 1 전원전위(Vcc) 보다 높은 제 2 레벨을 갖추고, 상기 제 1 도전형 MOS 트랜지스터가 P채널 MOS 트랜지스터이면, 제 2 전원전위(Vss) 보다 낮지 않으면서 임계치전압(Vth) 보다 높지 않은 제 1 레벨과, 상기 제 2 전원전위(Vss) 보다 낮은 제 2 레벨을 갖춘 워드선구동신호를 출력단에서 상기 워드선구동수단에 출력하기 위한 워드선전위제어수단을 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  3. 워드선 및 비트선에 연결된 메모리셀과 ; 워드선 선택모드동안 상기 워드선을 구동시키기 위해 상기 워드선에 결합된 워드선구동회로 및 ; 반도체 기억장치가 상기 워드선선택모드에 있지 않을 때에는 제 1 레벨을 갖추고, 상기 반도체 기억장치가 워드선선택모드에 있을 때에는 제 1 레벨과 다른 제 2 레벨을 갖는 워드선구동신호를 상기 워드선구동회로에 공급하기 위해 상기 워드선구동회로에 결합된 워드선전위제어회로를 구비하여 구성되고 ; 상기 메모리셀이 각기 테이터를 저장하기 위해 타단이 기준전위에 연결된 캐패시터와, 상기 워드선중 하나에 연결된 게이트와 상기 비트선중 하나에 연결된 제 1 단 및 상기 캐패시터의 일단에 연결된 제 2 단을 갖춘 트랜스퍼 트랜지스터를 구비하여 이루어지고, 상기 트랜스퍼 트랜지스터가 임계치전압(Vth)을 갖추고, 상기 제 1 레벨이 전원전위(Vcc)와 동일하며, 상기 제 2 레벨이 Vcc+Vth와 동일하거나 더 큰 것을 특징으로 하는 반도체 기억장치.
  4. 워드선 및 비트선에 연결된 메모리셀과 ; 워드선 선택모드동안 상기 워드선을 구동시키기 위해 상기 워드선에 결합된 워드선구동회로 및 ; 반도체 기억장치가 상기 워드선선택모드에 있지 않을 때에는 제 1 레벨을 갖추고, 상기 반도체 기억장치가 워드선선택모드에 있을 때에는 제 1 레벨과 다른 제 2 레벨을 갖는 워드선구동신호를 상기 워드선구동회로에 공급하기 위해 상기 워드선구동회로에 결합된 워드선전위제어회로를 구비하여 구성되고 ; 상기 워드선전위제어회로가, 상기 워드선선택모드를 설정하기 위한 신호를 수신하는 입력단과 ; 이 입력단에 결합된 입력을 갖춘 인버터 ; 이 인버터의 출력에 결합된 제 1 단을 갖춘 캐패시터 ; 상기 입력단에 결합된 제어게이트와, 상기 캐패시터의 제 2 단에 결합된 제 1 단 및, 상기 캐패시터의 상기 제 2 단에 결합된 백게이트를 갖춘 제 1 도전형의 제1MOS 트랜지스터 ; 상기 입력단에 결합된 제어게이트와, 제 1 전원전위에 결합된 제 1 단 및, 상기 제1MOS 트랜지스터의 제 2 단에 결합된 제 2 단을 갖춘 제2MOS 트랜지스터 ; 상기 제1MOS 트랜지스터의 상기 제 2 단과 상기 제2MOS 트랜지스터의 상기 제 2 단 사이의 노드에 결합된 제어게이트와, 상기 캐패시터의 상기 제 2 단에 결합된 제 1 단, 제 2 전원전이에 결합된 제 2 단 및, 상기 캐패시터의 상기 제 2 단에 결합된 백게이트를 갖춘 제3MOS 트랜지스터 및 ; 상기 캐패시터의 상기 제 2 단에 결합된 출력단을 포함하는 것을 특징으로 하는 반도게 기억장치.
  5. 워드선 및 비트선에 연결된 메모리셀과 ; 워드선 선택모드동안 상기 워드선을 구동시키기 위해 상기 워드선에 결합된 워드선구동회로 및 ; 반도체 기억장치강 상기 워드선선택모드에 있지 않을 때에는 제 1 레벨을 갖추고, 상기 반도체 기억장치가 워드선선택모드에 있을 때에는 제 1 레벨과 다른 제 2 레벨을 갖는 워드선구동신호를 상기 워드선구동회로에 공급하기 위해 상기 워드선구동회로에 결합된 워드선전위제어회로를 구비하여 구성되고 ; 상기 워드선전위제어회로가, 상기 워드선선택모드를 설정하기 위한 신호를 수신하는 입력단과 ; 이 입력단에 연결된 입력을 갖춘 제 1 인버터 ; 이 제 1 인버터의 출력에 결합된 제 1 단을 갖춘 캐패시터 ; 상기 입력단에 결합된 제어게이트와, 상기 캐패시터의 제 2 단에 결합된 제 1 단 및, 제 1 전원전위에 결합된 제 2 단을 갖춘 제 1 도전형 공핍형 제1MOS 트랜지스터 및 ; 선택된 블럭에 워드선구동신호를 출력하기 이해 상기 캐패시터의 상기 제 2 단에 결합된 출력단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 워드선 및 비트선에 연결되고, 그중 적어도 하나가 임계치전압(Vth)을 갖춘 제 1 도전형 트랜스퍼 MOS 트랜지스터를 포함하는 메모리셀과 ; 워드선선택모드 동안 상기 워드선을 구동시키기 위해 상기 워드선에 결합되고, 상기 워드선중 하나에 결합된 제 1 단과 어드레스신호를 수신하기 위한 게이트를 포함하는 워드선구동회로 및 ; 상기 제 1 도전형의 트랜스퍼 MOS 트랜지스터가 N채널 MOS 트랜지스터이면, 제 1 전원전위 보다 높지 않으면서 임계치전압(Vth) 보다 낮지 않은 제 1 레벨과, 상기 제 1 전원전이 보다 높은 제 2 레벨을 갖추고, 상기 제 1 도전형 트랜스퍼 MOS 트랜지스터가 P 채널 MOS 트랜지스터이면, 제 2 전원 전위 보다 낮지 않으면서 임계치전압(Vth) 보다 높지 않은 제 1 레벨과, 상기 제 2 전원전위 보다 더 낮은 제 2 레벨을 갖춘 워드선구동신호를 상기 구동 MOS 트랜지스터의 제 2 단에 공급하기 의한 워드선전위제어 회로를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  7. 워드선에 연결되고, 그 중 적어도 하나가 임계치전압(Vth)을 갖춘 N채널 MOS 트랜스퍼게이트 트랜지스터를 포함하는 메모리셀과 ; 워드선선택모드 동안 상기 워드선을 구동시키고, 적어도 하나의 P채널 MOS 트랜지스터를 포함하는 워드선구동수단 및 ; 전원전위 (Vcc) 보다 높지 않으면서 상기 N채널 MOS 트랜스퍼게이트 트랜지스터의 임계치전압(Vth) 보다 낮지 않은 제 1 레벨과, 상기 전원전위(Vcc)보다 더 높은 제 2 레벨을 갖춘 전위를 상기 워드선구동수단에 출력하기 위한 워드선전위제어수단을 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
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