JPH10241364A

JPH10241364A - Ｄｒａｍ装置及びロジック混載ｌｓｉ

Info

Publication number: JPH10241364A
Application number: JP9046818A
Authority: JP
Inventors: Takashi Osawa; 隆大沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-02-28
Filing date: 1997-02-28
Publication date: 1998-09-11
Also published as: KR19980071861A; US6075746A; TW437081B; KR100272038B1

Abstract

(57)【要約】【課題】電源電圧が低下しても十分動作余裕があり、か
つ、消費電流も小さいＤＲＡＭ装置を提供する。【解決手段】複数段デコード方式によりワード線を昇圧
してセルに電荷を転送するＤＲＡＭ装置において、キャ
パシタに蓄積された電荷に基づいて生成されたＷＤＲＶ
n 信号をワード線駆動用ＮＭＯＳトランジスタＰ８のソ
ースに供給し、このＮＭＯＳトランジスタＰ８のゲート
にはチャージポンプによりＤＲＡＭのチップ内で直流的
に生成された電圧Ｖｐｐを供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＲＡＭ装置及びこ
のＤＲＡＭ装置とロジック機能を持つＬＳＩとが同一チ
ップ上に混載されたＬＳＩに関する。

【０００２】

【従来の技術】従来、ＤＲＡＭ装置のワード線駆動方法
には以下の２通りの方法が用いられている。

【０００３】（１）ＮＭＯＳによる２段デコード方式（２）ＰＭＯＳによるＶＰＰ方式まず、（１）の２段デコード方式について説明する。２
段デコード方式は以下のように行われる。すなわち、図
２４において、プリチャージ信号ＰＲＣＨn と、プレデ
コードされたアドレス信号ＸＡ０〜ＸＡ７、ＸＢ０〜Ｘ
Ｂ７の組合せにより、まず、１つのローデコーダ１i
（ｉ＝０〜６３）が選択される。次に、プリチャージ信
号ＰＲＣＨn 、アドレス信号ＡＯＲ、Ａ１Ｒの組合せに
より、１つのＷＤＲＶnjドライバ３j （ｊ＝０〜３）が
選択されると、このＷＤＲＶnj信号に対応して１つのワ
ード線ドライバ（ＷＬドライバ）２i-j （ｉ＝０〜６
３、ｊ＝０〜３）が選択されて最終的に１つのワード線
ＷＬが駆動される。なお、ＷＤＲＶnjドライバ３j には
対応するデコーダが含まれているものとする。

【０００４】図２５は図２４に示すローデコーダ１i に
対応するローデコーダ１０及び図２４に示すＷＬドライ
バ２i-j （例えば、ｉ＝０、ｊ＝０〜３）に対応するＷ
Ｌドライバ２０−ｍ（ｍ＝０〜３）の構成を示してい
る。各ＷＬドライバ２０−ｍはワード線ＷＬm に接続さ
れている。

【０００５】図２５において、電源Ｖccとグラウンドと
の間には、ゲートにプリチャージ信号ＰＲＣＨn が入力
され、ソースが電源Ｖccに接続されたＰＭＯＳトランジ
スタＰ１と、ゲートにアドレス信号ＸＡi が入力される
ＮＭＯＳトランジスタＮ１と、ゲートにアドレス信号Ｘ
Ｂj が入力され、ソースがグラウンドに接続されたＮＭ
ＯＳトランジスタＮ２とが直列に接続されている。ＰＭ
ＯＳトランジスタＰ１のドレインとＮＭＯＳトランジス
タＮ１のドレインとの接続点には、ソースが電源Ｖccに
接続されたＰＭＯＳトランジスタＰ２のドレインと、直
列接続されたＰＭＯＳトランジスタＰ３及びＮＭＯＳト
ランジスタＮ３の共通ゲートと、直列接続されたＰＭＯ
ＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４の共
通ゲートと、ソースが接地されたＮＭＯＳトランジスタ
Ｎ７のゲートに接続されている。

【０００６】ＰＭＯＳトランジスタＰ２のソースは電源
Ｖccに、ゲートは直列接続されたＰＭＯＳトランジスタ
Ｐ３及びＮＭＯＳトランジスタＮ３の共通ドレインに接
続されている。ＮＭＯＳトランジスタＮ３及びＮ４のソ
ースは接地されている。ＰＭＯＳトランジスタＰ４及び
ＮＭＯＳトランジスタＮ４の共通ドレインはゲートが電
源Ｖccに接続されたＮＭＯＳトランジスタＮ５のドレイ
ンに接続され、ＮＭＯＳトランジスタＮ５のソースはＮ
ＭＯＳトランジスタＮ６のゲートに接続されている。

【０００７】ＮＭＯＳトランジスタＮ６とＮＭＯＳトラ
ンジスタＮ７とは直列に接続されており、ＮＭＯＳトラ
ンジスタＮ６のドレインにはＷＤＲＶｎ０信号が入力さ
れ、ＮＭＯＳトランジスタＮ７のソースは接地されてい
る。また、ＮＭＯＳトランジスタＮ６のソースとＮＭＯ
ＳトランジスタＮ７のドレインとの接続点からはワード
線駆動信号ＷＬ０が取り出される。

【０００８】上記の構成において、ＰＭＯＳトランジス
タＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４とはロ
ーデコーダ１０を構成し、ＮＭＯＳトランジスタＮ５、
Ｎ６、Ｎ７はＷＬドライバ２０−０を構成する。

【０００９】さらに、各々が上記したＷＬドライバ２０
−０と同一の構成を有し、かつＰＭＯＳトランジスタＰ
４及びＮＭＯＳトランジスタＮ４の共通ドレインと、Ｐ
ＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１
の共通ドレインとに接続され、ＷＤＲＶｎ１信号が入力
されるＷＬドライバ２０−１と、ＷＤＲＢｎ２信号が入
力されるＷＬドライバ２０−２と、ＷＤＲＶｎ３信号が
入力されるＷＬドライバ２０−３とを具備する。

【００１０】図２６は図２４に示すＷＤＲＶnjドライバ
３j をＮＭＯＳで構成した図である。この構成は図２５
に示すローデコーダ１０とＷＬドライバ２０−０とを合
わせた構成において、ローデコーダ１０のＮＭＯＳトラ
ンジスタＮ１、Ｎ２へのアドレス入力ＸＡi 、ＸＢj を
ＡＯＲ、ＡＯＲバー、Ａ１Ｒ、Ａ１Ｒバーに置き換えた
だけであるので、詳細な構成の説明は省略する。

【００１１】以下に上記した構成の動作原理と動作限界
について説明する。ワードラインの選択は通常、ＷＤＲ
Ｖ信号からＷＤＲＶnj信号を発生する図２６に示す回路
と、ＷＤＲＶnj信号により１つのＷＬドライバが選択さ
れて最終的にワード線の選択を行なう図２５の回路との
２回に分けて行われる。

【００１２】図２５において、プリチャージ信号ＰＲＣ
Ｈn がＨｉｇｈになり、プリデコードされたアドレス信
号ＸＡi と、プリデコードされたアドレス信号ＸＢ０〜
ＸＢ３で１つのローデコーダ（ここではローデコーダ１
０）が選択されると、ＮＭＯＳトランジスタＮ５のドレ
インがＶｃｃになりノードＡがＶｃｃ−Ｖｔｈに充電さ
れる。ここでＶｔｈはＮＭＯＳトランジスタＮ５のしき
い値である。この値は、ソースがＶｃｃ−Ｖｔｈに持ち
上がっていることから、バックゲートバイアス効果によ
って通常のソースのＧＮＤでの値（低くても０．５Ｖ程
度）よりも高くなっており、１．５Ｖ程度あると考えら
れる。その後、Ｖｃｃ＝５Ｖのときに図２６のＡＯＲ、
Ａ１Ｒでデコードされて図２５のワード線駆動用のＮＭ
ＯＳトランジスタＮ６のドレインに入力されたＷＤＲＶ
nj信号が０から７．５Ｖまで上昇してくる。その場合
に、ＮＭＯＳトランジスタＮ６のドレイン−ゲート間の
寄生容量Ｃ１によってノードＡはＶｃｃ−Ｖｔｈから１
０Ｖ程度まで大きく上昇しＮＭＯＳトランジスタＮ６の
Ｖｔｈ落ちがない状態でＷＬ0 が０から７．５Ｖまで持
ち上がる。図２６のＷＤＲＶnj信号を発生する回路も全
く同じ原理で動作するものである。

【００１３】上記した回路はＶｃｃ＝５Ｖ系では正常に
概して高速に動作するが、Ｖｃｃ＝３．３Ｖに低下した
時に、ワード線上昇のスピードが低下してワード線を駆
動できない場合が発生する。その理由は、ノードＡの充
電電位Ｖｃｃ−Ｖｔｈが小さくなることで、ＷＤＲＶnj
信号が入力されたときにノードＡが充分にブートされな
いことにある。例えば、最悪条件としてＶｃｃ＝３Ｖ
（３．３Ｖ±１０％で動作保証必要）のとき、バックゲ
ートバイアス効果を考慮してＶｔｈ＝１．５Ｖとすると
（ＶｔｈはＶｃｃが低下しても、サブスレショルド電流
によるスタンドバイ電流の増加を考慮した場合にあまり
下げることができない）、Ｖｃｃ−Ｖｔｈ＝１．５Ｖし
かとれず、ＷＤＲＶnj信号が０から４Ｖまで上昇しても
ノードＡは１．５Ｖから４．５程度までしか上昇せず、
ワード線は所望の４．５Ｖは無理であり、４．５−（Ｎ
ＭＯＳトランジスタＮ６のＶｔｈ）＝４．５−１．５＝
３．０Ｖまでしか上昇せず、ワード線が正常に駆動され
なくなってしまう。また、ワード線の上昇スピードも大
幅に遅くなることになる。このように、ＮＭＯＳのワー
ド線駆動回路はＶｃｃ＝３．３Ｖ以下のＤＲＡＭには使
えない回路であることが分かる。

【００１４】次に、このようなＮＭＯＳによる２段デコ
ード方式の問題点を克服した（２）のＰＭＯＳによるＶ
ＰＰ方式について説明する。

【００１５】図２７において、電源Ｖccとグラウンドの
間には、ゲートにプリチャージ信号ＰＲＣＨn が入力さ
れるＰＭＯＳトランジスタＰ５と、ゲートにアドレス信
号ＸＡi が入力されるＮＭＯＳトランジスタＮ１１と、
ゲートにアドレス信号ＸＢjが入力されるＮＭＯＳトラ
ンジスタＮ１２とが直列に接続されている。ＰＭＯＳト
ランジスタＰ５及びＮＭＯＳトランジスタＮ１１の共通
ドレインは、ソースが電源Ｖppに接続されたＰＭＯＳト
ランジスタＰ６のドレインと、直列に接続されたＰＭＯ
ＳトランジスタＰ７及びＮＭＯＳトランジスタＮ１３の
共通ゲートと、直列に接続されたＰＭＯＳトランジスタ
Ｐ８及びＮＭＯＳトランジスタＮ１４の共通ゲートとに
接続されている。ＰＭＯＳトランジスタＰ７のソースは
電源Ｖppに接続され、ＮＭＯＳトランジスタＮ１３のソ
ースは接地されている。また、ＰＭＯＳトランジスタＰ
６のゲートはＰＭＯＳトランジスタＰ７及びＮＭＯＳト
ランジスタＮ１３の共通ドレインに接続されている。

【００１６】さらに、ＰＭＯＳトランジスタＰ８のソー
スにはＷＤＲＶn0信号が入力され、ＮＭＯＳトランジス
タＮ１４のソースは接地されている。ＰＭＯＳトランジ
スタＰ８及びＮＭＯＳトランジスタＮ１４の共通ドレイ
ンはソースが接地され、ゲートにＷＤＲＶn0バー信号が
入力されるＮＭＯＳトランジスタ１５のドレインに接続
されている。ＰＭＯＳトランジスタＰ８及びＮＭＯＳト
ランジスタＮ１４の共通ドレインからはワード線駆動信
号ＷＬ0 が取り出される。

【００１７】上記したＰＭＯＳトランジスタＰ５、Ｐ
６、Ｐ７及びＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ
１３はローデコーダ３０を構成し、ＰＭＯＳトランジス
タＰ８と、ＮＭＯＳトランジスタＮ１４、Ｎ１５とはＷ
Ｌドライバ４０−０を構成する。

【００１８】さらに、このＷＬドライバ４０−０と同一
の構成を有し、それぞれ、ＷＤＲＶn1及びＷＤＲＶn1バ
ー信号が入力されてワード線駆動信号ＷＬ１を出力する
ＷＬドライバ４０−１と、ＷＤＲＶn2及びＷＤＲＶn2バ
ー信号が入力されてワード線駆動信号ＷＬ２を出力する
ＷＬドライバ４０−２と、ＷＤＲＶn3及びＷＤＲＶn3バ
ー信号が入力されてワード線駆動信号ＷＬ３を出力する
ＷＬドライバ４０−３とがＰＭＯＳトランジスタＰ５及
びＮＭＯＳトランジスタＮ１１の共通ドレインに接続さ
れている。

【００１９】図２８は図２４に示すＷＤＲＶnjドライバ
３j をＰＭＯＳで構成した図である。この構成は図２７
に示すローデコーダ３０とＷＬドライバ４０−０とを合
わせた構成において、ローデコーダ３０のＮＭＯＳトラ
ンジスタＮ１１、Ｎ１２への入力ＸＡi 、ＸＢj をＡＯ
Ｒ（ＡＯＲバー）、Ａ１Ｒ（Ａ１Ｒバー）に置き換える
とともに、ＮＭＯＳトランジスタＮ１５を除去したもの
と同一であるのでここでの説明は省略する。

【００２０】以下に上記した電源Ｖｐｐを生成する方法
を説明する。図２９は電源Ｖｐｐを発生する第２の生成
手段としてのチャージポンプ回路の構成を示す図であ
る。

【００２１】図２９において、ノードＢはキャパシタＣ
２を介してノードＥに接続され、ノードＥはＮＭＯＳト
ランジスタＮ６０、Ｎ６１、Ｎ６２のドレインと、ＮＭ
ＯＳトランジスタＮ６３のゲートに接続されている。Ｎ
ＭＯＳトランジスタＮ６０のゲートは出力ノードＯに接
続され、ソースはノードＧに接続されている。ノードＧ
はキャパシタＣ４を介してノードＡと、ＮＭＯＳトラン
ジスタＮ６１のゲートに接続されている。ＮＭＯＳトラ
ンジスタＮ６１のソースは出力ノードＯに接続されてい
る。

【００２２】ノードＣはキャパシタＣ３を介してノード
Ｆに接続され、ノードＦはＮＭＯＳトランジスタＮ６２
のゲートと、ＮＭＯＳトランジスタＮ６３のソースと、
ＮＭＯＳトランジスタＮ６４、Ｎ６５のドレインに接続
されている。ＮＭＯＳトランジスタＮ６２のソースとＮ
ＭＯＳトランジスタＮ６３のドレインとは電源Ｖｃｃに
接続されている。ＮＭＯＳトランジスタＮ６５のゲート
は出力ノードＯに接続され、ソースはノードＨに接続さ
れ、ノードＨはＮＭＯＳトランジスタＮ６４のゲート
と、キャパシタＣ５を介してノードＤに接続されてい
る。ＮＭＯＳトランジスタＮ６４のソースは出力ノード
Ｏに接続されている。

【００２３】さらに、ノードＢはＮＭＯＳトランジスタ
Ｎ６０、Ｎ６１、Ｎ６２に接続され、ノードＣはＮＭＯ
ＳトランジスタＮ６３、Ｎ６４、Ｎ６５に接続されてい
る。

【００２４】以下に上記した構成のチャージポンプ回路
の動作原理を図３０のタイミングチャートを参照して説
明する。

【００２５】図３０のＡ、Ｂ、Ｃ、Ｄは、図２９の各ノ
ードＡ、Ｂ、Ｃ、Ｄでの入力波形である。この入力に対
して、回路の内部ノードであるＥ、Ｆ、Ｇ、Ｈは図３０
に示すように動作して最終的にＶｐｐを少しづつ上昇さ
せる働きがある。

【００２６】このタイミングチャートはわかりやすくす
るために２段に分けて示している。上段が回路の上半分
の動作であり、下半分が回路の下半分の動作である。ま
た、わかりやすくするために、Ｖｐｐはそれぞれ同一の
ものを用いている。また、Ａ、Ｂ、Ｃ、Ｄの波形の縦軸
と、Ｅ、Ｆ、Ｇ、Ｈ、Ｖｐｐの縦軸は実際は異なるもの
であるが、ここではわかりやすさのために、後者は前者
に比べて電圧軸（縦軸）を５倍に引き伸ばしてある。

【００２７】以下、上段の動作についてのみ説明するが
下段の動作も同様である。

【００２８】入力ＢがあるタイミングでＧＮＤからＶｃ
ｃまで上昇すると、ノードＥはＶｃｃからそのカップリ
ング比で決まる電圧まで上昇する。これに伴って、ノー
ドＧはＮＭＯＳトランジスタＮ６０を介して電荷が供給
されるために、Ｖｐｐ−Ｖｔｈ（ＶｔｈはＮＭＯＳトラ
ンジスタＮ６１のＶｔｈである）まで上昇する。次のタ
イミングで入力ＡがＧＮＤからＶｃｃまで上昇すると、
ノードＧはブートされて初めのＶｐｐ−Ｖｔｈから、そ
のカップリング比で決まるレベル（最も高い電位）まで
上昇する。これによって、ノードＥの電荷がＮＭＯＳト
ランジスタＮ６１を介してＶｐｐへすべて転送される。
つまり、ノードＥとＶｐｐとがイコライズされる。この
ときに、Ｖｐｐのレベルが昇圧されることになる。

【００２９】次に、入力Ａが先にＶｃｃからＧＮＤへ下
がると、ノードＧのレベルがカップリングで低下してＮ
ＭＯＳトランジスタＮ６１をカットオフする。そして、
次に入力Ｂが同様にしてＶｃｃからＧＮＤへ低下する
と、ノードＥがカップリングで低いレベルに低下すると
同時に、ＮＭＯＳトランジスタＮ６０を介してノードＧ
も同レベルまで低下する。したがって、ＮＭＯＳトラン
ジスタＮ６１は完全にカットオフする。この後、入力Ｃ
が上昇するので、下側のポンプのノードＦが上昇し、Ｎ
ＭＯＳトランジスタＮ６２を介してＶｃｃからノードＥ
へ電荷が流入する。

【００３０】以上の動作を反復することで、Ｖｃｃから
流入した電荷がキャパシタＣ２、Ｃ３に蓄積され、次の
サイクルでＶｐｐへと排出される。

【００３１】上側と下側のポンプが相補的に動作して、
動作速度を全体で上げているのと同時に、相手側から、
ノードＦ／Ｅの電圧を受け取ることによってＶｃｃとノ
ードＥ／Ｆのパスを効率よくオン／オフさせている。

【００３２】上記したＰＭＯＳによる駆動方式では、Ｖ
ｃｃ＝３．３Ｖの場合にチップ内で例えばＶＰＰ＝４．
３ＶなるＤＣ電位を図２９に示すようなチャージポンプ
回路で生成し、これを利用してＰＭＯＳによってＶｔｈ
落ちのない状態でワード線を駆動するものであり、図２
７及び図２８の回路は３．３Ｖよりも低いＶｃｃまであ
っても動作することが出来る。

【００３３】

【発明が解決しようとする課題】上記したように、図２
９に示すチャージポンプ回路はＶｃｃ＝３．３ＶからＶ
ＰＰ＝４．３Ｖを生成する回路であるが、２つの問題点
がある。一つは、この回路自体の消費電流が大きいこと
である。ポンプ効率が１００％つまり全く無駄がない場
合でも原理的にポンプ回路では負荷電流と等しい電流が
消費される。なぜならば、キャパシタＣ２，Ｃ３ではポ
ンプで汲み上げられる電荷と等しい電荷が充電されねば
ならないからである。しかし、１００％効率は実際には
あり得ず、５０％程度が実状である。その理由は、そも
そもノードＡやＢを一定周期でチャージするためのリン
グ発振器が必要で、そこでの消費電流があるし、ポンプ
の電流パス内にはかなりの寄生容量が付随しており、余
分な容量を充電することになるためである。

【００３４】また、電流を生成するためにポンプを高速
動作させると十分な電荷が充電されない場合がある。更
に寄生抵抗によりノード電位が十分振幅しない場合があ
る。また、タイミングの微妙なズレによる電荷の漏れも
あり得る。したがって、このような要因が重なった場合
にはポンプ効率は５０％程度に低下してしまう。この場
合はポンプで消費される電流はＶｐｐ負荷電流の２倍と
なり、もともＶｐｐ負荷電流は大きいものであるため
に、ＤＲＡＭの動作電流を大きなものにしてしまう。さ
らに、今後、Ｖｃｃが２．５Ｖから１．８Ｖに低下して
くると、ポンプ回路の動作が出来なくなる問題が出てく
る。それは、Ｖｐｐを最終的に発生するＮＭＯＳトラン
ジスタであるＢ、Ｃのゲート電位は十分昇圧してやらな
いと電荷が転送されないが、Ｖｃｃが低くなるとそれが
困難になり、転送不十分な状況に陥る。

【００３５】本発明のＤＲＡＭ装置はこのような課題に
着目してなされたものであり、その目的とするところ
は、電源電圧が低下しても十分動作余裕があり、かつ、
消費電流も小さいＤＲＡＭ装置を提供することにある。

【００３６】

【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明は、複数段デコード方式によりワード
線を昇圧してセルに電荷を転送するＤＲＡＭ装置におい
て、ワード線を駆動するための駆動信号をキャパシタに
蓄積された電荷に基づいて生成する第１の生成手段と、
アドレス信号によりデコードされる各段の駆動トランジ
スタのゲートを制御するための制御信号を、チャージポ
ンプによりＤＲＡＭのチップ内で直流的に生成する第２
の生成手段とを具備する。

【００３７】また、第２の発明は、複数段デコード方式
によりビット線イコライズ信号を昇圧してイコライズを
行うＤＲＡＭ装置において、ビット線イコライズ信号を
キャパシタに蓄積された電荷に基づいて生成する第１の
生成手段と、アドレス信号によりデコーダされる各段の
駆動トランジスタのゲートを制御するための制御信号
を、チャージポンプによりＤＲＡＭのチップ内で直流的
に生成する第２の生成手段とを具備する。

【００３８】また、第３の発明は、複数段デコード方式
によりビット線分離信号を昇圧してビット線とセンスア
ンプ間の電荷転送を行うＤＲＡＭ装置において、ビット
線分離信号をキャパシタに蓄積された電荷に基づいて生
成する第１の生成手段と、アドレス信号によりデコーダ
される各段の駆動トランジスタのゲートを制御するため
の制御信号を、チャージポンプによりＤＲＡＭのチップ
内で直流的に生成する第２の生成手段とを具備する。

【００３９】また、第４の発明は、ワード線を駆動する
ための駆動信号をキャパシタに蓄積された電荷に基づい
て生成する第１の生成手段と、ビット線イコライズ信号
をキャパシタに蓄積された電荷に基づいて生成する第２
の生成手段と、ビット線分離信号をキャパシタに蓄積さ
れた電荷に基づいて生成する第３の生成手段と、アドレ
ス信号によりデコードされる各段の駆動トランジスタの
ゲートを制御するための制御信号を、チャージポンプに
よりＤＲＡＭのチップ内で直流的に生成する第４の生成
手段とを具備する。

【００４０】また、第５の発明は、複数のセルアレーが
カラム方向及びロー方向の２次元に配置されたＤＲＡＭ
装置において、複数のセルアレーのカラム方向の境界に
はビット線分離信号がゲート入力されるトランジスタに
より分離された共有のセンスアンプ領域が設けられ、ロ
ー方向の境界にはローデコーダを中心にしてその両端に
ワード線ドライバ領域が設けられ、前記センスアンプ領
域と前記ローデコーダ、ワード線ドライバ領域の交わる
領域にはビット線分離信号及びビット線イコライズ信号
を駆動する回路が設けられており、さらに、前記ワード
線を駆動するための駆動信号と、前記ビット線イコライ
ズ信号と、前記ビット線分離信号のうち、少なくとも１
つをキャパシタに蓄積された電荷に基づいて生成すると
ともに、アドレス信号によりデコードされる各段の駆動
トランジスタのゲートを制御するための制御信号を、チ
ャージポンプによりＤＲＡＭのチップ内で直流的に生成
するようにする。

【００４１】

【発明の実施の形態】以下に、図面を参照して本発明の
実施形態を詳細に説明する。図１は本発明の第１実施形
態に係るＤＲＡＭ装置のデコーダ回路及びＷＬドライバ
回路の構成を示す図である。この構成は、前記した図２
８に示すようにワード線駆動用のＰＭＯＳトランジスタ
Ｐ８のソースに電源Ｖppを接続するのではなく、以下に
説明する回路で生成されるＷＤＲＶn 信号を供給するよ
うにし、さらに、ＷＤＲＶnj信号が出力される、ＰＭＯ
ＳトランジスタＰ８及びＮＭＯＳトランジスタＮ１４の
共通ドレインにインバータ５０を配置した点を除いて図
２８の構成と同一である。また、生成したＷＤＲＶnj信
号に基づいて最終的に１つのワード線を駆動する回路は
前記した図２７の回路と全く同一である。また、上記し
たＷＤＲＶn 信号は第１の生成手段としての図２に示す
ような回路によって生成される。

【００４２】すなわち、本実施形態では、概して負荷容
量が大きい（約５ピコＦ）ワード線を駆動するための駆
動信号を図２に示すような回路を用いてキャパシタに蓄
積された電荷に基づいて生成し、アドレス信号によりデ
コードされる各段の駆動トランジスタのゲートを制御す
るための制御信号を、チャージポンプによりＤＲＡＭの
チップ内で直流的に生成するようにする。

【００４３】図２は上記したＷＤＲＶn 信号を生成する
ための回路であり、キャパシタに蓄積した電荷をブート
することによりＷＤＲＶn 信号を生成する。

【００４４】図２において、ＷＤＲＶn 信号を生成する
元になるＸＶＬＤ信号は、ソースがＶｃｃに接続された
ＰＭＯＳトランジスタＰ５０のゲートと、インバータ７
１と、信号Ａ８Ｒバー、Ａ９Ｒバー、Ａ１０Ｒバーが入
力されるＮＡＮＤ回路７４に入力される。インバータ７
１は他のインバータ７２、キャパシタ７３を介してＰＭ
ＯＳトランジスタＰ５０のドレインと、ＰＭＯＳトラン
ジスタＰ５１、Ｐ５２、Ｐ５３のソースに接続されてい
る。ＰＭＯＳトランジスタＰ５１のゲートはＰＭＯＳト
ランジスタＰ５２のドレインと、ＰＭＯＳトランジスタ
Ｐ５３のゲートと、直列に接続されたＰＭＯＳトランジ
スタＰ５３及びＮＭＯＳトランジスタＮ５２の共通ゲー
トと、ＮＭＯＳトランジスタＮ５１のドレインとに接続
されている。ＮＡＮＤ回路７４はＮＭＯＳトランジスタ
Ｎ５０に接続されている。

【００４５】さらに、ＰＭＯＳトランジスタＰ５１のド
レインはＰＭＯＳトランジスタＰ５２のゲートと、ＮＭ
ＯＳトランジスタＮ５０のドレインに接続されている。
ＮＭＯＳトランジスタＮ５０のソースは接地され、ゲー
トはインバータ７５を介してＮＭＯＳトランジスタＮ５
１のゲートに接続されている。ＰＭＯＳトランジスタＰ
５３及びＮＭＯＳトランジスタＮ５２の共通ドレインか
らはＷＤＲＶ0 信号が取り出される。

【００４６】上記した構成において、インバータ７１、
７２、キャパシタ７３、ＰＭＯＳトランジスタＰ５０を
取りのぞいた回路を、ＸＶＬＤ入力を共通にして、ＮＡ
ＮＤ回路７４に入力される信号のうち論理状態の組合せ
分に相当する段（ここでは８段）だけ直列に接続したも
のをＷＤＲＶn 信号生成回路としている。

【００４７】なお、上記した図２の回路を図１の回路の
代わりに用いてもよい。

【００４８】以下に、図２に示すような本願のブート回
路の効率と前記した図２９のポンプ回路の効率について
述べる。ここでは図３に示すような簡略化した構成を用
いる。

【００４９】図３において、リングオシレータで発生し
たＡ，Ｂ，Ｃ，Ｄという信号波形がポンプ回路に入力さ
れたときに、ＩＰＰＤという電流を発生し、これが負荷
回路（ＷＬ駆動回路、ＥＱＬ回路、ΦＴ駆動回路などに
相当する）に入力され、ＩＰＰＤがこの負荷回路で消費
される電流ＩＰＰＬと等しい場合にはＶｐｐのレベルが
設定値に保持される。このとき、リングオシレータで消
費される電流をＩＣＣＲとしたときの、ＩＰＰＤとＩＣ
ＣＲの比をここではポンプ効率と定義する。すなわち、ポンプ効率＝ＩＰＰＤ／ＩＣＣＲここで、ＩＣＣＲ＝ＩＰＰＤが成り立てばポンプ効率は
１、すなわち１００％になる。ＩＣＣＲ＝ＩＰＰＤであ
ることはＢとＣの信号波形が入力される大きなキャパシ
タの一端の電極に上記の電荷が一時的に蓄積されること
になるが、このときに反対側の電極にも同量の電荷が蓄
積されることを意味する。

【００５０】すなわち、図４において、効率１００％の
動作を行なっている場合は、Δｔ／２の時間でΔＱの電
荷をＶｃｃから吸い込み、次のΔｔ／２の時間でキャパ
シタに蓄積されたΔＱの電荷をＶｐｐ端子に吐き出す動
作を行なうものと考えることができ、このような場合は
ＩＰＰＤ＝ΔＱ／Δｔと書けると同時に、この電流はＩ
ＣＣＰと等しいとともに、ＩＣＣＲにも等しいことが言
える。

【００５１】ところが実際のポンプ動作においてはこの
ような理想状態を実現することは難しい。

【００５２】まず、第一にダイオードで接続された中間
ノードは大きなキャパシタによってポンピングされてい
ると同時に、このノードにはかなり大きな寄生容量が付
随しているものと考えることができる（図５参照）。こ
れは、すでに述べたようなポンプ回路の回路構成を見れ
ば明らかである。すなわち、相補的に動作しているポン
プ回路内の反対側のＶｃｃからのパスを形成しているＮ
ＭＯＳトランジスタ（この大きさは十分な電流を流すた
めにかなり大きなチャネル幅を有している）のゲートに
信号が入力されるために、このゲート容量は非常に大き
な値になる。同時に、このトランジスタ及びＶｐｐへの
パスを形成しているもう１つの大きなＮＭＯＳトランジ
スタのソース、ドレインのＰＮジャンクションの容量も
相当に大きく、このような寄生容量Ｃparasitic が付随
しているために、ＢのノードをΔＶの電圧で振動させて
も、内部ノードＥは、Δｖ＝ΔＶ・Ｃpump／（Ｃpump＋
Ｃparasitic ）でしか振動しないことになる。

【００５３】このようなときは、ＢのノードにΔＱ（＝
Ｃpump・ΔＶ）の電荷が出入りしても、Ｅのノードに
は、Δｑ＝Ｃpump・Δｖ＝ΔＱ・Ｃpump＋Ｃparasitic
）しか電荷が出入りできないので効率は低下する。因
みに、この場合は、ＩＰＰＤ＝Δｑ／Δｔ＝（ΔＱ／Δｔ）・Ｃpump／（Ｃpump＋Ｃparasitic ）＝ＩＣＣＲ・Ｃpump／（Ｃpump＋Ｃparasitic ）となるので、効率は定義式より、ポンプ効率＝Ｃpump／
（Ｃpump＋Ｃparasitic ）と表わされる。

【００５４】さらに、効率を低下させる要因がいくつか
ある。その第二の理由は、リングオシレータからの信号
は、ポンピング用のキャパシタだけを振動させるのでは
ないことである。詳細なポンプ回路の回路図より、ノー
ドＢ、ＣはＮＭＯＳトランジスタのバックゲートをもポ
ンピングしている。これは基板バイアス効果を低減させ
てＮＭＯＳのＶｔｈを低下させ、Ｖｃｃが低い場合であ
っても十分高いレベルまで昇圧できるようにするための
ものである。さらに、ノードＧ、Ｈを高いレベルに持ち
上げるために補助のキャパシタをもＡ、Ｄのノードがポ
ンピングしている。これらの２つの要素によってＩＣＣ
Ｒは上で計算した値よりも大きな値になり効率の低下を
もたらす。

【００５５】さらにリングオシレータは奇数段のインバ
ータがリング状に接続されたものであり、高速で振動し
ている。このことから、ノードＡ，Ｂ，Ｃ，Ｄ、特に、
大きな容量を振動させる必要のあるＢ，Ｃを取り出すた
めにも何段かのバッファ回路を必要とするし、上記のタ
イミングチャートに示すような、Ａ，Ｂ，Ｃ，Ｄの微妙
なタイミングのずれを生成するためにも何段かのロジッ
クゲートを必要とする。従ってこれらの回路でも相当の
パワーを消費することになり、ＩＣＣＲはさらに大きな
ものになってしまう。

【００５６】以上述べたことは主として、寄生のキャパ
シタあるいは補助的な回路の充放電に要する効率の低下
であるが、Ｖｐｐのポンピングに特有のもう一つ重要な
要因を図６を参照して説明する。それは、Ｖｐｐポンプ
の場合はＩＰＰＬが非常に大きい値であるために、リン
グオシレータの発振周波数を相当大きくしなければなら
ないことに起因する。具体的な例を挙げると、６４ＭＤ
ＲＡＭの４Ｋリフレッシュの製品の場合、ＩＰＰＬ＝１
４ｍＡもの電流が流れるために、ＩＰＰＤもこれと同じ
値が要求される。そのときは、キャパシタも大きく設計
すると同時に、動作周波数も数１０乃至１００ＭＨｚ
と、非常に高速なポンプ動作が必要になる。今、Ｖｃｃ
からノードＥへのパスとなるＮＭＯＳトランジスタのチ
ャネル抵抗をＲon、コンタクトや配線などの寄生容量を
Ｒｐとして、ノードＥの容量をＣｅとすると、 τ＝（Ｒon＋Ｒｐ）・Ｃｅの時間がノードＥに電荷をＶｃｃから吸収するために必
要になる。リングオシレータの発振周波数をｆＲとする
とき、 τ＝（Ｒon＋Ｒｐ）・Ｃｅ＞０．５×ｆＲ^-1 の場合には、キャパシタに吸収されるべき全電流が流入
する前に次の動作に移行してしまい、この場合も効率低
下の要因になる。

【００５７】以上、上記したように、Ｖｐｐポンプ回路
はパワー効率の観点からみてマイナス要因が大きい回路
であることがわかる。

【００５８】以下に上記したポンプ回路と比較して図２
のタイプのブート回路がなぜ効率が良いのかについて説
明する。

【００５９】この回路はアドレスのデコードを行なって
いるために多少複雑な構成になっているが、単純化する
と図７のようになる。また、この回路の各ノードの作用
を図８のタイミングチャートに示す。

【００６０】さらにこの回路を図９に示すように模式的
に表わす。

【００６１】図９において、ブート回路のパワー効率は
次の式で定義される。

【００６２】ブート回路の効率＝ＩＰＰＤ／ＩＣＣＤ一方、ブート後のＷＤＲＶが０ボルトからＶｗボルトに
ブートされるとすると、電荷の保存則より、Ｖｗ＝Ｖｃｃ・２Ｃｐ／（Ｃｐ＋Ｃload）＝η・Ｖｃｃここで、ηは次の式で定義されるブート比である。

【００６３】η＝２Ｃｐ／（Ｃｐ＋Ｃload）ここで、Ｃloadは、ワード線などのＷＤＲＶ信号が駆動
すべき全負荷容量である。従って、ワード線を駆動する
サイクルタイムをｔＲＣとすれば、ＩＰＰＤは、ＩＰＰＤ＝Ｃload・Ｖｃｃ・２Ｃｐ／（Ｃｐ＋Ｃload）・ｔＲＣ＝Ｃload・η・Ｖｃｃ／ｔＲＣと書ける。一方、ＩＣＣＤはＣｐのキャパシタに流入す
る電荷がＣｐ・Ｖｃｃ−（η−１）Ｃｐ・Ｖｃｃとなる
ことより、ＩＣＣＤ＝Ｃｐ・Ｖｃｃ・（２−η）／ｔＲＣとなる。したがって、上記の式で定義されるブート回路
のパワー効率は、パワー効率＝（Ｃload／Ｃｐ）・η／（２−η）と表わすことができる。ところが、ηの定義より、Ｃload／Ｃｐ＝（２−η）／η なので、ブート回路のパワー効率は、ブート回路のパワー効率＝１となり、常に１００％であることがわかる。

【００６４】実際にはこのブート回路でも効率を低下さ
せる要因が考えられる。その一つは図１０に示すような
寄生容量が電荷転送パスに付随することによるものであ
る。ＷＤＲＶから先のパスについた寄生容量は、それら
を含めてワード線の負荷容量と考えることによってこれ
は充電するのに必要な容量であると考える。これはＶｐ
ｐポンプの考察で行なった考え方と同じである。以下の
図で再度、ブート回路のパワー効率を計算してみる。

【００６５】ＷＤＲＶのブート電圧Ｖｗは電荷保存則よ
り、（Ｃｐ＋Ｃparasitic ）・Ｖｃｃ＝Ｃｐ・（Ｖｗ−Ｖｃ
ｃ）＋Ｃload・Ｖｗとなるので、Ｖｗ＝λ・Ｖｃｃここで、λは寄生容量がある場合のブート比を表わし、
次式で定義される。

【００６６】λ＝（２Ｃｐ＋Ｃparasitic ）／（Ｃｐ＋
Ｃload＋Ｃparasitic ）この回路において、ＷＤＲＶへの駆動電流ＩＰＰＤは、
ワード線駆動のサイクル時間をｔＲＣとすれば、ＩＰＰＤ＝Ｃload・λ・Ｖｃｃ／ｔＲＣまた、ブート回路で消費される電流ＩＣＣＤをブートキ
ャパシタに充放電される電流と考えて、ＩＣＣＤ＝［Ｃｐ・Ｖｃｃ−（λー１）・Ｃｐ・Ｖｃｃ］／ｔＲＣ＝Ｃｐ・Ｖｃｃ・（２−λ）ｔＲＣとなるので、寄生容量を考慮したブート回路のパワー効
率は、ブート回路の効率＝ＩＰＰＤ／ＩＣＣＤ＝（Ｃload／Ｃｐ）・λ／（２−λ）となる。ここで、λの定義式より、（Ｃload／Ｃｐ）＝［２−λ−（λ−１）・ξ］／λ ここで、ξは寄生容量のブートキャパシタに対する割合
で、 ξ＝Ｃparasitic ／Ｃｐである。従って、寄生容量を考慮したブート回路のパワ
ー効率は、ブート回路のパワー効率＝１−ξ・（λ−１）／（２−
λ）と書き表せる。このように、寄生容量を考えると、ブー
ト回路のパワー効率はブート比λと寄生容量とブートキ
ャパシタの比ξに依存するようになる。次に、このブー
ト回路のパワー効率を、前に計算したＶｐｐポンプのパ
ワー効率と比較してみる。但し、両者共に寄生容量が電
荷転送パスに付随した場合のみの効率低下を比較するも
のであり、それ以外の要因はこの比較には含めないもの
とする。

【００６７】寄生容量が付随した場合（それ以外の要因
による効率低下は無視する）のＶｐｐポンプのパワー効
率は、Ｖｐｐポンプのパワー効率＝Ｃpump／（Ｃpump＋Ｃpara
sitic ）であるので、ブート回路の場合と同じ指標ξを用いてＶｐｐポンプのパワー効率＝１／（１＋ξ）となる。ここで計算した寄生容量による効率低下を、ブ
ート回路の場合とポンプ回路の場合とで比較、計算して
みると、図１１に示すようなグラフが得られる。図１１
に示すように、ブート比λが１．５以上の場合には、あ
らゆる寄生容量の割合ξに渡ってポンプ回路のほうがブ
ート回路よりもパワー効率が良いことがわかるが、今後
のＤＲＡＭで考えられるブート比λが１．４以下で寄生
容量が０．５以下の場合には、常にブート回路の方がポ
ンプ回路よりもパワー効率が高いことがわかる。さらに
言えることは、それぞれの回路構成の違いから、両者に
対して同じ寄生容量比ξであることはなく、ブート回路
の方がポンプ回路よりも寄生容量が小さくできることが
言える。従って、ポンプ回路の効率はブート回路よりも
かなり低くなることが言えるのである。

【００６８】以上のパワー効率の比較は、あくまでも寄
生容量に基づく比較であったが、さらに、両者のパワー
効率に差が生じる要因が複数考えられる。まず、構成の
複雑さから来るキャパシタ部分以外の回路の充放電電流
の差である。ポンプ回路の方が、明らかに余分な回路
（リングオシレータ、補助ポンプなど）が多く含まれて
おり、比較的構成が単純なブート回路よりもパワーが多
くなるのは避けられない。さらに、ポンプ回路は前記し
たように、数１０ＭＨｚから１００ＭＨＺの高速動作を
行なうときに、寄生抵抗によるパワーの損失があった。
つまり、ポンプに十分な電荷が蓄積されないうちに次の
動作に移行してしまい、十分な効率を上げることができ
ない。これに対してブート回路は、ワード線が駆動され
る周期で動作すればよく、基本的にはＤＲＡＭのＲＡＳ
サイクル時間内に動作すれば問題のない回路である。Ｄ
ＲＡＭのサイクル時間が近年高速化されているとはいえ
１００ｎｓ（１０ＭＨｚ）程度であり、回路動作が完結
する余裕が十分にある。

【００６９】以上のような理由から、ブート回路の方が
ポンプ回路と比較してパワー効率の点で大きく優れてい
ることがわかる。

【００７０】以上、ワード線を駆動する場合について説
明したが、ワード線よりも負荷容量が大きいビット線イ
コライズ信号とビット線分離信号（シャアドセンスアン
プの場合の）の駆動方式についても同様の回路が考えら
れる。図１２にシェアドセンスアンプ構成のビット線、
センスアンプ（ＳＡ）６０、ビット線イコライズ−プリ
チャージ回路６２、ビット線分離回路６１、ＤＱゲート
回路６０Ａを示す。ビット線イコライズ信号ＥＱＬとビ
ット線分離信号φＴはワード線と同様に、キャパシタに
蓄積された電荷を用いてＶｃｃ以上に昇圧する。但し、
この場合にはワード線駆動のときのように３段デコード
構成を用いるのではなく、図１３に示すような回路を用
いてこの構成のみでＥＱＬｎまたはφＴｎを駆動するよ
うにする。これは、ＥＱＬｎまたはφＴｎはワード線と
異なりセルのオンピッチに詰め込む必要のない回路だか
らである。

【００７１】図１３において、ＥＱＬ信号はＰＭＯＳト
ランジスタＰ８０のゲートと、インバータ８０と、ＮＡ
ＮＤ回路８３に入力される。インバータ８０は他のイン
バータ８１とキャパシタ８２とを介して、ＰＭＯＳトラ
ンジスタＰ８０のドレインと、ＰＭＯＳトランジスタＰ
８１、Ｐ８２、Ｐ８３のソースに接続されている。ＮＡ
ＮＤ回路８３はＮＭＯＳトランジスタＮ８０のゲートに
接続され、このトランジスタのドレインはＰＭＯＳトラ
ンジスタＰ８１のドレインとＰＭＯＳトランジスタＰ８
２のゲートに接続されている。

【００７２】また、ＮＭＯＳトランジスタＮ８０のソー
スはＮＭＯＳトランジスタＮ８１、Ｎ８２のソースに接
続されかつ接地されている。ＮＭＯＳトランジスタＮ８
１のドレインはＰＭＯＳトランジスタＰ８１のゲートと
ＰＭＯＳトランジスタＰ８２のドレインと、直列に接続
されたＰＭＯＳトランジスタＰ８３及びＮＭＯＳトラン
ジスタＮ８２の共通ゲートに接続されている。また、Ｎ
ＭＯＳトランジスタＮ８１のゲートはインバータ８４を
介してＮＭＯＳトランジスタＮ８０に接続されている。
ＰＭＯＳトランジスタＰ８３及びＮＭＯＳトランジスタ
Ｎ８２の共通ドレインからはＥＱＬn 信号、あるいはφ
Ｔｎ信号が取り出される。

【００７３】なお、ビット線イコライズ信号ＥＱＬ、ビ
ット線分離信号φＴについても、各信号毎に図１３のよ
うな回路を用いることが容易でない場合には、図１４、
図１５のような構成も考えられ、この場合は基本的にワ
ード線の駆動と同じ構成になる。

【００７４】以下に、図１３、図１４に示すＲＳＬn 信
号がどのようにして生成されるかについて図１６、図１
７を参照して説明する。ＲＳＬn 信号はローブロックセ
レクト信号の意味でありここではｎ＝０〜７の８個の場
合を想定する。これは４ＭＤＲＡＭにおいて８個のロー
ブロックに分かれている場合の説明に相当する。

【００７５】図１６に示すような４ＭＤＲＡＭにおい
て、図示のようなローアドレス上位（Ａ８Ｒ、Ａ９Ｒ、
Ａ１０Ｒ）の割付がなされていると仮定する。８個の５
１２Ｋビットセルアレーにｎ＝０〜７と番号をつけて、
これらを選択するローアドレスをＡ８Ｒ、Ａ９Ｒ、Ａ１
０Ｒの３つとしている。従って、ＲＳＬn （ｎ＝０〜
７）は図１７に示すような回路で生成されることがわか
る。

【００７６】図１８は５１２Ｋビットセルアレーが１６
×８＝１２８個からなる６４ＭＤＲＡＭのレイアウトの
模式図である。また、図１９は図１８のＡで示す部分を
拡大した図である。図に示すように、各５１２ビットセ
ルアレイ６０のカラム方向の境界にはビット線分離信号
φＴがゲート入力されているＮＭＯＳトランジスタ（図
１２の参照番号６１）により分離されたセンスアンプ領
域６５があり、このセンスアンプ領域６５は共有されて
いる。一方、ロー方向の境界にはローデコーダ６３を中
心にして両端にＷＬドライバ６４が配置されている。上
記のセンスアンプ領域６５とローデコーダ６３及びＷＬ
ドライバ６４の交わる領域にはビット線分離信号ΦＴ、
ビット線イコライズ信号ＥＱＬを駆動する回路６７が配
置されている。また、チップの中央にはＶｐｐのポンプ
回路６２が配置されている。

【００７７】このようなレイアウトの利点は、Ｖｐｐの
電流供給が４個の１６Ｍビットマットに対して対称に行
われるために、セルアレーの場所によってＶｐｐの電圧
が変化して不安定な動作になることを防止する効果があ
る。または、Ｖｐｐポンプ回路が複数ある場合には、例
えば２個の場合は、それらをチップ中央の上下に対称に
配置（参照番号６６）することによって同様の効果が得
られる。

【００７８】センスアンプ領域６５が左右のセルアレー
で共有されているのはチップサイズを縮小する効果があ
る。

【００７９】カラムデコーダ６１がチップの中央付近に
集中して配置されていることもチップサイズを縮小する
ことができる。この場合の配線構成は積層構造の下から
順に述べると以下の通りである。

【００８０】１．ポリシリコン層：ワード線のゲート層２．タングステン層：ビット線層３．１層目アルミ層：ワード線の上部配線（ワード線
に沿って数箇所で下部のポリシリコンとショートさせて
ワード線の遅延を抑えている。すなわち、抵抗の大きい
ポリシリコン層だけでは、ワード線の立ち上がり、立ち
下がりの時間がかかりすぎてアクセスタイムが遅くなる
のを、上部に平行して抵抗の小さいアルミ層を設けてと
ころどころショートさせることによって、ワード線の遅
延を抑制している。

【００８１】４．２層目アルミ層：カラム選択線でカ
ラムデコーダから複数の５１２Ｋビットセルアレー上を
横断し、各センスアンプ領域にビット線とＤＱ線の間の
スイッチングトランジスタに入力して選択的にビット線
対とＤＱ線対とを選択されたセルから（またはセルに）
リード（またはライト）する。

【００８２】また、センスアンプ領域６５とローデコー
ダ６３及びＷＬドライバ６４との交わる領域に、ΦＴと
ＥＱＬの駆動回路６７を配置することの利点は、この領
域にはセンスアンプを駆動する回路、すなわち図１２に
示すＳＡＮバーやＳＡＰを駆動する回路が設けられるこ
とを考えにいれたとしても、その空いている領域にこれ
らの回路を適宜配置することによって領域を有効に活用
してチップサイズの縮小を図ることができる。

【００８３】さらに図示しないが、ローデコーダを両端
のＷＬドライバに対して共通の構成にしており、このこ
ともチップサイズ縮小の効果がある。

【００８４】なお、電源電圧が低電圧化されてきて、Ｖ
ｐｐポンプ回路自体が動作不可能になってきた場合は図
２０（ａ）に示すように直列に繋げることで、動作マー
ジンを大幅に改善することが可能になる。図２０（ａ）
のダイオードの代わりに図２０（ｂ）に示すようにゲー
トとドレインとを接続したＮＭＯＳトランジスタを用い
てもよい。

【００８５】また、従来もＶｐｐポンプ回路を図２０
（ｃ）に示すように２段構成にすることは考えられてお
り、単純なダイオード接続でも多段化することで高い電
圧まで昇圧できるが、この場合、消費電流が段数に比例
して多くなるという問題がある。しかしながら、本実施
形態では大きな負荷容量のワード線の駆動にはキャパシ
タに蓄積された電圧を用いたのでその他のＶｐｐが用い
られている部分の負荷容量は十分小さく図２０（ｃ）に
示すように２段昇圧してもこれによるパワーの増大はあ
まりなく十分実用に値する。

【００８６】ブート方式でＷＬ電位を作る場合は、長い
間昇圧したままの場合は、弱いリークであってもＷＬ電
位が徐々に下がってきて不良に至る可能性がある。その
為にリーク補償回路は必須であろう。これは非常に弱い
ポンプ回路であり、電流増加はほぼゼロである。

【００８７】さらに、シンクロナスＤＲＡＭなどでは、
一チップ中に複数のバンクを持つ場合が一般的であり、
各バンクは独立に動作可能でなければならない。従っ
て、このようなマルチバンク方式のＤＲＡＭに於いて
は、バンク毎にブートキャパシタを設ければよい。ある
いは、図２１のＷＤＲＶn を各バンク（ｎ）に供給する
ようにしても良い。

【００８８】さらに、バーイン試験における時間短縮の
為に、ワード線を多重に立たせるテストモードが必要に
なる。このような場合、従来のＶＰＰ方式では、通常動
作より多くのワード線を同時に駆動することは何ら問題
はないが本実施形態では問題となる場合がある。そこで
本実施形態の駆動方法では、一度（一サイクル）では通
常と同じ本数だけ駆動し、次のサイクルでワード線をリ
セットしないようにして最終的に複数本駆動するような
ラッチ回路をローデコーダ回路内に設けて、加速試験を
行なうようにしている。

【００８９】以下にこの方法を具体的に説明する。バー
イン試験の時間短縮機能を兼ね備えたローデコーダ／Ｗ
Ｌドライバ回路としては図２１、図２２、図２３に示す
ような回路を用いる。図２１は前記した図２に対応し、
図２２は前記した図１に対応し、図２３は前記した図２
７に対応している。バーイン試験を行なうときには、Ｒ
ＤＣＬＴＣ及びＷＤＲＶＰを共にＨｉｇｈに固定する。
その方法は、特殊な（通常のＤＲＡＭ動作で使わない）
タイミングで／ＲＡＳ、／ＣＡＳ、／ＷＥを制御すると
ともに、アドレスをある定められた値に設定するなどの
方法で実現する。例えば、／ＷＥと／ＣＡＳが低レベル
の状態において、／ＲＡＳを低レベルに落とし、このと
きにアドレスを設定するなどの方法で時短テストモード
にエントリーすることができる。このモードに入ると、
上記したように通常はＬｏｗである信号はＲＤＣＬＴＣ
及びＷＤＲＶＰが共にＨｉｇｈに移行するようになる。

【００９０】ＷＤＲＶＰがＨｉｇｈになることで、ＷＤ
ＲＶ０〜７はＶｐｐに等しくなる。つまり、通常の動作
モードにおいては、ＸＶＬＤにタイミングでＶｐｐのレ
ベルとほぼ同じレベルまでブートされたノードＷＤＲＶ
０〜７はバーイン時短テストモードに入ると、常にＶｐ
ｐのレベルに保たれるように設定される。それに伴い、
／ＷＤＲＶ０〜／ＷＤＲＶ７はＧＮＤレベルに落ちるこ
とになる。

【００９１】同時に、ＲＤＣＬＴがＨｉｇｈになること
で、プリチャージ信号ＰＲＣＨn がＨｉｇｈに固定され
る。つまり、最初にＶｐｐレベルにプリチャージされた
ノードＡ、Ｂはいったんアドレス信号によって選択され
てＧＮＤに落ちれば、このテストモードから抜け出さな
い限り、再びプリチャージされることはない。

【００９２】この状態でＤＲＡＭの外部から（あるい
は、ＤＲＡＭ内のアドレスカウンターによって）アドレ
ス信号が順番に入力されると、ワード線は最初４本まで
順番に駆動される。ただし、最初に駆動されたワード線
はリセットされずに駆動された状態を維持する。同様
に、２本目が駆動され、３本目が駆動される前に１本
目、２本目はリセットされることはない。このように、
４本（ＷＤＲＶn0〜ＷＤＲＶn3が順番に駆動されること
に対応）までは１本ずつ駆動される。この後は、ＷＤＲ
Ｖno〜ＷＤＲＶn3はすでに駆動されてこの状態がリセッ
トされることはないので、その次は次に選択されたロー
デコーダに対応して４本のワード線が同時に駆動され
る。このようにして、この後はすべて４本ずつ（ＷＤＲ
Ｖn0〜ＷＤＲＶn3に対応した）が同時に駆動されること
になり、その前に駆動されているワード線はいずれもリ
セットされることはない。このようにして、ワード線を
すべて駆動することができる。

【００９３】このような駆動方法では確かに、すべての
ワード線が駆動されるまでにかなりのサイクルを必要と
するが、１サイクルの時間は高々１００ｎｓ〜１２０ｎ
ｓ程度であり、２５６ＭＤＲＡＭでは、１６３８４本の
ワード線があるが、この場合でも４０９９サイクルです
べてのワード線が駆動されるために、時間としてはせい
ぜい４００μｓ〜５００μｓ程度である。ワード線のバ
ーイン試験でのストレス印加時間は、数分以上はあるた
めに、このような立ち上げに必要な時間は全テスト時間
の中では全く無視できる。

【００９４】また、ストレス試験が終了した後、ワード
線を落とす場合は、ローデコーダのノードＡ、Ｂを先に
高レベルにプリチャージすると、ＧＮＤに大きな電流が
流れ込み、ＧＮＤが浮き上がって、セルの記憶を破壊す
る恐れがあるので（通常のバーイン試験では、セルに信
号を記憶させておく必要がないので、このような心配は
ない。但し、ワード線のディスターブ試験などで、ある
特定のセルの記憶状態をワード線を多重に駆動してリー
クを加速させて調べるような場合は、ワード線のリセッ
ト後に注目しているセルの記憶状態を調べる必要があ
り、ワード線のリセットによるセル破壊は避けねばなら
ない。）、ＲＤＣＬＴＣはＨｉｇｈのままで、最初にＷ
ＤＲＶＰをＬｏｗに落として、ＷＤＲＶ０〜７をＧＮＤ
に落とすことでリセットする必要がある。このようにす
れば、多くのワード線をＧＮＤに落とすための電流が、
ＷＤＲＶ０〜７をＧＮＤに落とすＮＭＯＳで流せる電流
レベルに制限されるために、時間はかかるがＧＮＤノイ
ズを発生させることなく安全である。

【００９５】以上、上記した実施形態によれば、たとえ
電源電圧が２．５Ｖ〜１．８Ｖあるいは更に低い値にま
で低下したとしても、十分な昇圧された電圧をチップ内
で生成できてこれをＷＬへ供給出来ることで、セルに十
分な電荷を転送できて、ソフトエラー耐性やデータ保持
特性に強くかつデータ読み出しマージンの大きなＤＲＡ
Ｍを供給することが出来る。

【００９６】また、同時に、消費電流を従来方式に比べ
て大幅に低減する事も可能となる。更に、ビット線イコ
ライズが低いＶｃｃでも充分に出来るために、センスア
ンプでの誤動作がないＤＲＡＭを提供することができ
る。

【００９７】更に、低いＶｃｃのシェアードセンスアン
プ方式でのビット線分離信号φＴが充分に高いＤＲＡＭ
が提供出来るために、低いＶｃｃでも安定したセンスア
ンプ動作を保証されたシェアードセンスアンプが実現で
き、チップサイズが小さいＤＲＡＭを実現することがで
きる。

【００９８】更に、ロジック混載のＬＳＩのＤＲＡＭに
この特許を適用することで、低いＶｃｃで高性能に動作
出来るメモリ機能付きのシステムＬＳＩが実現できる。

【００９９】また、従来のＶｐｐポンプでワード線、Ｅ
ＱＬ、φＴなどをすべて駆動する方法では、Ｖｐｐに大
きな負荷電流が流れるために、Ｖｐｐのノードに非常に
大きな平滑化キャパシタを負荷として設ける必要があ
る。これは瞬時的な大きな電流によるＶｐｐの低下を防
止するためである。このキャパシタは通常、トランジス
タのゲートを形成する層を上部電極、Ｓｉ基板上の拡散
層を下部電極で通常のトランジスタの絶縁膜を誘電体と
したキャパシタで形成するが、この絶縁膜は２５６ＭＤ
ＲＡＭでは８０オングストローム程度であり、数千ピコ
ファラッドの容量があるので、２×１０⁵〜１×１０⁶
μｍ²程度の面積を必要とする。

【０１００】このようにキャパシタの面積を確保するた
めにチップサイズが大きくなる問題がある。また、この
面積は２５６ＭＤＲＡＭの場合、セルのトランスファー
ゲートのゲート面積の１０％程度に達する。しかも、セ
ルトランスファーゲートに高電界（Ｖｐｐレベル）がか
かる時間は非常に限られており、デューティ比が小さい
がＶｐｐの平滑化キャパシタの場合は常にＶｐｐ電圧が
印加されており、いわば１００％のデューティ比である
ために、絶縁膜の信頼性上、問題になる場合がある。

【０１０１】このようにＶｐｐに大電流を流す従来のシ
ステムでは問題となるが、本実施形態ではＶｐｐを使用
する負荷容量を大幅に減少させるようにしたので、Ｖｐ
ｐの平滑化キャパシタは従来よりも１／１０以下に減る
ことにより、チップ面積を大幅に縮小でき、かつ信頼性
も向上する効果がある。

【０１０２】

【発明の効果】本発明によれば、電源電圧が低下しても
十分動作余裕があり、かつ、消費電流が小さいＤＲＡＭ
装置を提供することができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＤＲＡＭ装置におい
て、ＷＤＲＶnj信号を生成するための回路構成を示す図
である。

【図２】ＷＤＲＶn 信号を生成するための回路構成を示
す図である。

【図３】従来のＶppポンプ回路の効率を考察するための
回路構成を示す図である。

【図４】効率１００％のときの動作を説明するための図
である。

【図５】寄生容量が付随している場合の動作を説明する
ための図である。

【図６】Ｖppポンプの効率に関する他の要因を説明する
ための図である。

【図７】図２に示す回路を単純化した回路構成を示す図
である。

【図８】図７の回路の各ノードの動作を示すタイミング
チャートである。

【図９】本実施形態のブート回路の効率を考察するため
の回路構成を示す図である。

【図１０】ブート回路において効率の低下となる要因を
説明するための図である。

【図１１】ブート回路とポンプ回路との間で寄生容量に
よる効率低下を比較して示すグラフである。

【図１２】ビット線イコライズ信号及びビット線分離信
号の駆動方法を説明するための図である。

【図１３】ビット線イコライズ信号及びビット線分離信
号の駆動回路を示す図である。

【図１４】ビット線イコライズ信号及びビット線分離信
号の駆動回路の他の構成において、ＥＱＬn 信号を出力
する構成を示す図である。

【図１５】ビット線イコライズ信号及びビット線分離信
号の駆動回路の他の構成において、ＥＱＬＰ信号を出力
する構成を示す図である。

【図１６】ローアドレス上位（Ａ８Ｒ、Ａ９Ｒ、Ａ１０
Ｒ）の割付がなされた４ＭＤＲＡＭを示す図である。

【図１７】ＲＳＬn を生成するための回路及びＡ、Ｂ、
Ｃ入力／ＲＳＬn 出力の関係を示す図である。

【図１８】５１２Ｋビットセルアレーが１２８個からな
る６４ＭＤＲＡＭのレイアウトの模式図である。

【図１９】図１８の一部を拡大して示す図である。

【図２０】Ｖｐｐポンプの１段昇圧回路と２段昇圧回路
の構成を示す図である。

【図２１】バーイン試験時に用いられ、ＷＤＲＶn 信号
を生成する回路の構成を示す図である。

【図２２】バーイン試験時に用いられ、ＷＤＲＶnj信号
を生成する回路の構成を示す図である。

【図２３】バーイン試験時に用いられ、特定のワード線
を駆動する信号を生成する回路の構成を示す図である。

【図２４】２段デコードの様子を説明するための図であ
る。

【図２５】第１の従来技術におけるローデコーダ及びＷ
Ｌドライバにおいて、特定のワード線を駆動する信号を
生成する回路の構成を示す図である。

【図２６】第１の従来技術におけるローデコーダ及びＷ
Ｌドライバにおいて、ＷＤＲＶnj信号を生成する回路の
構成を示す図である。

【図２７】第２の従来技術におけるローデコーダ及びＷ
Ｌドライバにおいて、特定のワード線を駆動する信号を
生成する回路の構成を示す図である。

【図２８】第２の従来技術におけるローデコーダ及びＷ
Ｌドライバにおいて、ＷＤＲＶnj信号を生成する回路の
構成を示す図である。

【図２９】チャージポンプ回路の構成を示す図である。

【図３０】図２９に示すチャージポンプ回路の動作を説
明するためのタイミングチャートである。

【符号の説明】

１i 、３０、１００…ローデコーダ、２i-j 、４０−
ｎ、１０１…ＷＬドライバ、３j …ＷＤＲＶnjドライ
バ。

Claims

【特許請求の範囲】

【請求項１】複数段デコード方式によりワード線を昇
圧してセルに電荷を転送するＤＲＡＭ装置において、ワード線を駆動するための駆動信号をキャパシタに蓄積
された電荷に基づいて生成する第１の生成手段と、アドレス信号によりデコードされる各段の駆動トランジ
スタのゲートを制御するための制御信号を、チャージポ
ンプによりＤＲＡＭのチップ内で直流的に生成する第２
の生成手段と、を具備することを特徴とするＤＲＡＭ装置。
【請求項２】複数段デコード方式によりビット線イコ
ライズ信号を昇圧してイコライズを行うＤＲＡＭ装置に
おいて、ビット線イコライズ信号をキャパシタに蓄積された電荷
に基づいて生成する第１の生成手段と、アドレス信号によりデコーダされる各段の駆動トランジ
スタのゲートを制御するための制御信号を、チャージポ
ンプによりＤＲＡＭのチップ内で直流的に生成する第２
の生成手段と、を具備することを特徴とするＤＲＡＭ装置。
【請求項３】複数段デコード方式によりビット線分離
信号を昇圧してビット線とセンスアンプ間の電荷転送を
行うＤＲＡＭ装置において、ビット線分離信号をキャパシタに蓄積された電荷に基づ
いて生成する第１の生成手段と、アドレス信号によりデコーダされる各段の駆動トランジ
スタのゲートを制御するための制御信号を、チャージポ
ンプによりＤＲＡＭのチップ内で直流的に生成する第２
の生成手段と、を具備することを特徴とするＤＲＡＭ装置。
【請求項４】ワード線を駆動するための駆動信号をキ
ャパシタに蓄積された電荷に基づいて生成する第１の生
成手段と、ビット線イコライズ信号をキャパシタに蓄積された電荷
に基づいて生成する第２の生成手段と、ビット線分離信号をキャパシタに蓄積された電荷に基づ
いて生成する第３の生成手段と、アドレス信号によりデコードされる各段の駆動トランジ
スタのゲートを制御するための制御信号を、チャージポ
ンプによりＤＲＡＭのチップ内で直流的に生成する第４
の生成手段と、を具備することを特徴とするＤＲＡＭ装置。
【請求項５】前記チャージポンプは２段以上のポンプ
回路を直列に接続した構成により行われることを特徴と
する請求項１乃至４のいずれか１つに記載のＤＲＡＭ装
置。
【請求項６】前記ワード線を多重に駆動して試験を行
なうテストモードを有し、第１のサイクルでは通常モー
ドと同一本数のワード線を駆動し、第２のサイクルでは
すでに駆動されたワード線をリセットすることなしに、
他のワード線を駆動する手段を有することを特徴とする
請求項１、４、５のいずれか１つに記載のＤＲＡＭ装
置。
【請求項７】前記ＤＲＡＭ装置が各々独立してデコー
ド制御が可能な複数のバンクを具備し、この複数のバン
クの各々について前記第１の生成手段が設けられている
ことを特徴とする請求項１〜６のいずれか１つに記載の
ＤＲＡＭ装置。
【請求項８】前記ＤＲＡＭ装置が各々独立してデコー
ドが可能な複数のバンクを具備し、前記第１の生成手段
についてはＤＲＡＭ装置全体では１個あるいはバンク数
以下の数しか存在せず、この複数のバンクの各々に関す
るバンクの割付のアドレスでデコードすることで、各バ
ンクに供給するワード線駆動信号、ビット線イコライズ
信号、ビット線分離信号を供給することを特徴とする請
求項１〜６のいずれか１つに記載のＤＲＡＭ装置。
【請求項９】請求項１乃至８のいずれか１つに記載の
ＤＲＡＭ装置と、ロジック機能を有するＬＳＩとが同一
チップに混載されていることを特徴とするＬＳＩ。
【請求項１０】少なくとも前記最終段の駆動トランジ
スタがＰＭＯＳを含み、このＰＭＯＳのソースには前記
第１の生成手段によって生成された駆動信号が供給さ
れ、それ以外の回路には前記第２の生成手段によって生
成された制御信号が供給されることを特徴とする請求項
１〜９のいずれか１つに記載のＤＲＡＭ装置。
【請求項１１】複数のセルアレーがカラム方向及びロ
ー方向の２次元に配置されたＤＲＡＭ装置において、複数のセルアレーのカラム方向の境界にはビット線分離
信号がゲート入力されるトランジスタにより分離された
共有のセンスアンプ領域が設けられ、ロー方向の境界に
はローデコーダを中心にしてその両端にワード線のドラ
イバ領域が設けられ、前記センスアンプ領域と前記ロー
デコーダ、ワード線のドライバ領域の交わる領域にはビ
ット線分離信号及びビット線イコライズ信号を駆動する
回路が設けられており、さらに、前記ワード線を駆動す
るための駆動信号と、前記ビット線イコライズ信号と、
前記ビット線分離信号のうち、少なくとも１つをキャパ
シタに蓄積された電荷に基づいて生成するとともに、ア
ドレス信号によりデコードされる各段の駆動トランジス
タのゲートを制御するための制御信号を、チャージポン
プによりＤＲＡＭのチップ内で直流的に生成するように
したことを特徴とするＤＲＡＭ装置。
【請求項１２】さらに、各段の駆動トランジスタのゲ
ートを制御するための制御電圧を生成するチャージポン
プ回路がチップのほぼ中央部に設けられていることを特
徴とする請求項１１記載のＤＲＡＭ装置。
【請求項１３】前記チャージポンプ回路が複数であ
り、各チャージポンプ回路がチップ中央の上下方向に配
置されていることを特徴とする請求項１２記載のＤＲＡ
Ｍ装置。
【請求項１４】前記ローデコーダがその両端のワード
線ドライバに対して共通に構成されていることを特徴と
する請求項１１記載のＤＲＡＭ装置。