JPH1069796A - 高速試験機能付半導体集積回路 - Google Patents
高速試験機能付半導体集積回路Info
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- JPH1069796A JPH1069796A JP8229057A JP22905796A JPH1069796A JP H1069796 A JPH1069796 A JP H1069796A JP 8229057 A JP8229057 A JP 8229057A JP 22905796 A JP22905796 A JP 22905796A JP H1069796 A JPH1069796 A JP H1069796A
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】試験の信頼性を向上させる。
【解決手段】通常モードの場合には、転送ゲート４１が
オン、転送ゲート４２がオフになり、リングオシレータ
１０で生成されたクロックが選択回路４０で選択され、
インバータ５０を介しポンピングパルスとしてチャージ
ポンプ回路２０へ供給される。テストモードの場合に
は、転送ゲート４１がオフ、転送ゲート４２がオンにな
り、リングオシレータ３０で生成されたクロックが選択
回路４０で選択され、インバータ５０を介しポンピング
パルスとしてチャージポンプ回路２０へ供給される。テ
ストモードでのポンピングパルスは、通常モードでのそ
れよりも周波数が高いので、チャージポンプ回路２０に
おいてより高速に電荷のポンピングが行われる。モード
に応じて、１つのリングオシレータのインバータ接続段
数を可変にしたり、チャージポンプ回路の容量を可変に
する構成であってもよい。
オン、転送ゲート４２がオフになり、リングオシレータ
１０で生成されたクロックが選択回路４０で選択され、
インバータ５０を介しポンピングパルスとしてチャージ
ポンプ回路２０へ供給される。テストモードの場合に
は、転送ゲート４１がオフ、転送ゲート４２がオンにな
り、リングオシレータ３０で生成されたクロックが選択
回路４０で選択され、インバータ５０を介しポンピング
パルスとしてチャージポンプ回路２０へ供給される。テ
ストモードでのポンピングパルスは、通常モードでのそ
れよりも周波数が高いので、チャージポンプ回路２０に
おいてより高速に電荷のポンピングが行われる。モード
に応じて、１つのリングオシレータのインバータ接続段
数を可変にしたり、チャージポンプ回路の容量を可変に
する構成であってもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、高速試験機能付半
導体集積回路に関する。
導体集積回路に関する。
【０００２】
【従来の技術】パソコンの普及、そのＯＳ及びプログラ
ムの肥大化に伴い、メモリの需要が増大し、メモリ単体
の大容量化も進んでいる。この大容量化に伴い、メモリ
単体を出荷前に試験する時間が増大している。図５は、
従来の高速試験機能付半導体集積回路の概略構成を示
す。この半導体集積回路は、内部昇圧回路とその他の回
路１とを備えており、回路１は、外部電源電圧Ｖｃｃと
これを昇圧した内部電源電圧Ｖｐｐとで動作する。内部
昇庄回路は、リングオシレータ１０と、リングオシレー
タ１０で生成されたクロックがポンピングパルスとして
供給されるチャージポンプ回路２０とからなる。
ムの肥大化に伴い、メモリの需要が増大し、メモリ単体
の大容量化も進んでいる。この大容量化に伴い、メモリ
単体を出荷前に試験する時間が増大している。図５は、
従来の高速試験機能付半導体集積回路の概略構成を示
す。この半導体集積回路は、内部昇圧回路とその他の回
路１とを備えており、回路１は、外部電源電圧Ｖｃｃと
これを昇圧した内部電源電圧Ｖｐｐとで動作する。内部
昇庄回路は、リングオシレータ１０と、リングオシレー
タ１０で生成されたクロックがポンピングパルスとして
供給されるチャージポンプ回路２０とからなる。
【０００３】リングオシレータ１０は、インバータ１１
〜１７が環状に接続されている。チャージポンプ回路２
０は、ポンピングキヤパシタ２１と、レベルシフト用ダ
イオード２２と、逆流防止用かつレベルシフト用のダイ
オード２３と、ポンピングキヤパシタ２１を切換接続す
るためのアナログ切換スイッチ２４及び２５とを備えて
いる。
〜１７が環状に接続されている。チャージポンプ回路２
０は、ポンピングキヤパシタ２１と、レベルシフト用ダ
イオード２２と、逆流防止用かつレベルシフト用のダイ
オード２３と、ポンピングキヤパシタ２１を切換接続す
るためのアナログ切換スイッチ２４及び２５とを備えて
いる。
【０００４】回路１がＤＲＡＭである場合の要部構成例
を図６に示す。この回路１は、行アドレスバッファレジ
スタ２の出力が、互いに異なるメモリセルアレイブロッ
クに対する行デコーダ３Ａ及び３Ｂでデコードされる。
外部端子に供給されるモード信号ＴＥＳＴが低レベルの
通常モードでは、例えば行デコーダ３Ａにより、ワード
ドライバ４ＡのｐＭＯＳトランジスタがオンにされてワ
ード線Ｗｌに電圧Ｖｐｐが供給され、ワード線Ｗｌに接
続されたメモリセル５Ａの転送ゲートが開かれ、メモリ
セル５Ａに格納されたデータがビット線Ｂｌを通って読
み出される。
を図６に示す。この回路１は、行アドレスバッファレジ
スタ２の出力が、互いに異なるメモリセルアレイブロッ
クに対する行デコーダ３Ａ及び３Ｂでデコードされる。
外部端子に供給されるモード信号ＴＥＳＴが低レベルの
通常モードでは、例えば行デコーダ３Ａにより、ワード
ドライバ４ＡのｐＭＯＳトランジスタがオンにされてワ
ード線Ｗｌに電圧Ｖｐｐが供給され、ワード線Ｗｌに接
続されたメモリセル５Ａの転送ゲートが開かれ、メモリ
セル５Ａに格納されたデータがビット線Ｂｌを通って読
み出される。
【０００５】メモリセルの微細化により外部電源電圧は
例えば３．３Ｖと低い。読み出し電荷によるビット線の
電位上昇は僅かであり、メモリセルの転送ゲートでの電
位低下を小さくする必要がある。また、ワード線は、メ
タルより高抵抗のポリシリコンで形成され、ゲート容量
が多数接続されているので、動作が遅くなる。そこで、
ワード線駆動電圧Ｖｐｐは５Ｖ程度にされる。
例えば３．３Ｖと低い。読み出し電荷によるビット線の
電位上昇は僅かであり、メモリセルの転送ゲートでの電
位低下を小さくする必要がある。また、ワード線は、メ
タルより高抵抗のポリシリコンで形成され、ゲート容量
が多数接続されているので、動作が遅くなる。そこで、
ワード線駆動電圧Ｖｐｐは５Ｖ程度にされる。
【０００６】モード信号ＴＥＳＴが高レベルのテストモ
ードでは、試験時間短縮のために、例えばワードドライ
バ４Ａとワードドライバ４ＢのｐＭＯＳトランジスタが
同時にオンになり、ワード線Ｗｌ及びＷ２に電圧Ｖｐｐ
が供給され、ビット線Ｂｌ及びＢ２からそれぞれメモリ
セル５Ａ及び５Ｂに格納されたデータが読み出される。
また、試験時間をさらに短縮するために、システムクロ
ック周期が許容範囲の最小値にされる。
ードでは、試験時間短縮のために、例えばワードドライ
バ４Ａとワードドライバ４ＢのｐＭＯＳトランジスタが
同時にオンになり、ワード線Ｗｌ及びＷ２に電圧Ｖｐｐ
が供給され、ビット線Ｂｌ及びＢ２からそれぞれメモリ
セル５Ａ及び５Ｂに格納されたデータが読み出される。
また、試験時間をさらに短縮するために、システムクロ
ック周期が許容範囲の最小値にされる。
【０００７】
【発明が解決しようとする課題】テストモードにおい
て、上記のようにワード線を複数本同時選択し、さらに
システムクロック周期を最小値にするので、昇圧した電
圧Ｖｐｐが低下してメモリセルのストレス低下を招き、
不良メモリセルを試験で検出できなくなる虞がある。
て、上記のようにワード線を複数本同時選択し、さらに
システムクロック周期を最小値にするので、昇圧した電
圧Ｖｐｐが低下してメモリセルのストレス低下を招き、
不良メモリセルを試験で検出できなくなる虞がある。
【０００８】本発明の目的は、このような問題点に鑑
み、試験の信頼性を向上させることができる高速試験機
能付半導体集積回路を提供することにある。
み、試験の信頼性を向上させることができる高速試験機
能付半導体集積回路を提供することにある。
【０００９】
【課超を解決するための手段及びその作用効果】第１発
明では、外部電源電圧と該外部電源電圧を内部昇圧回路
で昇圧した内部電源電圧とで動作し、通常モードのとき
よりも高速に試験が行えるテストモードを備えた高速試
験機能付半導体集積回路において、該内部昇圧回路は、
第１クロックを生成する第１クロック生成回路と、該第
１クロックより周波数が高い第２クロックを生成する第
２クロック生成回路と、該通常モードのとき該第１クロ
ックを選択しポンピングパルスとして該チャージポンプ
ヘ供給し、該テストモードのとき該第２クロックを選択
しポンピングパルスとして該チャージポンプヘ供給する
選択回路と、該ポンピングパルスでポンピングキャパシ
タが充電され、充電された該ポンピングキャパシタの電
圧を所定電圧に加算して該内部電源電圧を生成するチャ
ージポンプ回路と、を有する。
明では、外部電源電圧と該外部電源電圧を内部昇圧回路
で昇圧した内部電源電圧とで動作し、通常モードのとき
よりも高速に試験が行えるテストモードを備えた高速試
験機能付半導体集積回路において、該内部昇圧回路は、
第１クロックを生成する第１クロック生成回路と、該第
１クロックより周波数が高い第２クロックを生成する第
２クロック生成回路と、該通常モードのとき該第１クロ
ックを選択しポンピングパルスとして該チャージポンプ
ヘ供給し、該テストモードのとき該第２クロックを選択
しポンピングパルスとして該チャージポンプヘ供給する
選択回路と、該ポンピングパルスでポンピングキャパシ
タが充電され、充電された該ポンピングキャパシタの電
圧を所定電圧に加算して該内部電源電圧を生成するチャ
ージポンプ回路と、を有する。
【００１０】この第１発明によれば、テストモードでの
ポンピングパルスが通常モードでのそれよりも周波数が
高いので、テストモードにおいて、チャージポンプ回路
で電荷のポンピングがより高速に行われ、内部電源電圧
の消費電流を充分に補償することが可能になり、これに
よりテストモードでの内部電源電圧の低下が防止され、
高速試験の信頼性が向上するという効果を奏する。
ポンピングパルスが通常モードでのそれよりも周波数が
高いので、テストモードにおいて、チャージポンプ回路
で電荷のポンピングがより高速に行われ、内部電源電圧
の消費電流を充分に補償することが可能になり、これに
よりテストモードでの内部電源電圧の低下が防止され、
高速試験の信頼性が向上するという効果を奏する。
【００１１】第２発明では、外部電源電圧と該外部電源
電圧を内部昇圧回路で昇圧した内部電源電圧とで動作
し、通常モードのときよりも高速に試験が行えるテスト
モードを備えた高速試験機能付半導体集積回路におい
て、該内部昇圧回路は、該通常モードのとき複数のイン
バータが環状に接続され、該テストモードのとき該複数
のインバータの一部が配線でバイパスされて該インバー
タの段数が減少され、クロックをポンピングパルスとし
て生成するリングオシレータと、該ポンピングパルスで
ポンピングキャパシタが充電され、充電された該ポンピ
ングキャパシタの電圧を所定電圧に加算して該内部電源
電圧を生成するチャージポンプ回路と、を有する。
電圧を内部昇圧回路で昇圧した内部電源電圧とで動作
し、通常モードのときよりも高速に試験が行えるテスト
モードを備えた高速試験機能付半導体集積回路におい
て、該内部昇圧回路は、該通常モードのとき複数のイン
バータが環状に接続され、該テストモードのとき該複数
のインバータの一部が配線でバイパスされて該インバー
タの段数が減少され、クロックをポンピングパルスとし
て生成するリングオシレータと、該ポンピングパルスで
ポンピングキャパシタが充電され、充電された該ポンピ
ングキャパシタの電圧を所定電圧に加算して該内部電源
電圧を生成するチャージポンプ回路と、を有する。
【００１２】この第２発明によれば、テストモードの場
合に、リングオシレータを構成する複数のインバータの
一部が配線でバイパスされて、通常モードの場合よりも
クロック周波数が高くなるので、上記第１発明の効果と
同一の効果が得られる。第３発明では、外部電源電圧と
該外部電源電圧を内部昇圧回路で昇圧した内部電源電圧
とで動作し、通常モードのときよりも高速に試験が行え
るテストモードを備えた高速試験機能付半導体集積回路
において、該内部昇圧回路は、クロックをポンピングパ
ルスとして生成するクロック生成回路と、容量が該通常
モードのとき第１値となり該テストモードのとき該第１
値より大きい第２値になるように切り換えられるポンピ
ングキャパシタを備え、該ポンピングパルスで該ポンピ
ングキヤパシタが充電され、充電された該ポンピングキ
ャパシタの電圧を所定電圧に加算して該内部電源電圧を
生成するチャージポンプ回路と、を有する。
合に、リングオシレータを構成する複数のインバータの
一部が配線でバイパスされて、通常モードの場合よりも
クロック周波数が高くなるので、上記第１発明の効果と
同一の効果が得られる。第３発明では、外部電源電圧と
該外部電源電圧を内部昇圧回路で昇圧した内部電源電圧
とで動作し、通常モードのときよりも高速に試験が行え
るテストモードを備えた高速試験機能付半導体集積回路
において、該内部昇圧回路は、クロックをポンピングパ
ルスとして生成するクロック生成回路と、容量が該通常
モードのとき第１値となり該テストモードのとき該第１
値より大きい第２値になるように切り換えられるポンピ
ングキャパシタを備え、該ポンピングパルスで該ポンピ
ングキヤパシタが充電され、充電された該ポンピングキ
ャパシタの電圧を所定電圧に加算して該内部電源電圧を
生成するチャージポンプ回路と、を有する。
【００１３】この第３発明によれば、テストモードの場
合にポンピングキヤパシタの容量が通常モードの場合よ
りも増加して、ポンピングパルス毎にポンピングキャパ
シタに充電される電荷量が増加し、チャージポンプ回路
の電流供給能力が増すので、上記第１発明の効果と同一
の効果が得られる。第４発明では、外部電源電圧と該外
部電源電圧を内部昇圧回路で昇圧した内部電源電圧とで
動作し、通常モードのときよりも高速に試験が行えるテ
ストモードを備えた高速試験機能付半導体集積回路にお
いて、該内部昇圧回路は、該通常モードのとき複数のイ
ンバータが環状に接続され、該テストモードのとき該複
数のインバータの一部が配線でバイパスされて該インバ
ータの段数が減少され、クロックをポンピングパルスと
して生成するリングオシレータと、容量が該通常モード
のとき第１値となり該テストモードのとき該第１値より
大きい第２値になるように切り換えられるポンピングキ
ャパシタを備え、該ポンピングパルスで該ポンピングキ
ャパシタが充電され、充電された該ポンピングキャパシ
タの電圧を所定電圧に加算して該内部電源電圧を生成す
るチャージポンプ回路と、を有する。
合にポンピングキヤパシタの容量が通常モードの場合よ
りも増加して、ポンピングパルス毎にポンピングキャパ
シタに充電される電荷量が増加し、チャージポンプ回路
の電流供給能力が増すので、上記第１発明の効果と同一
の効果が得られる。第４発明では、外部電源電圧と該外
部電源電圧を内部昇圧回路で昇圧した内部電源電圧とで
動作し、通常モードのときよりも高速に試験が行えるテ
ストモードを備えた高速試験機能付半導体集積回路にお
いて、該内部昇圧回路は、該通常モードのとき複数のイ
ンバータが環状に接続され、該テストモードのとき該複
数のインバータの一部が配線でバイパスされて該インバ
ータの段数が減少され、クロックをポンピングパルスと
して生成するリングオシレータと、容量が該通常モード
のとき第１値となり該テストモードのとき該第１値より
大きい第２値になるように切り換えられるポンピングキ
ャパシタを備え、該ポンピングパルスで該ポンピングキ
ャパシタが充電され、充電された該ポンピングキャパシ
タの電圧を所定電圧に加算して該内部電源電圧を生成す
るチャージポンプ回路と、を有する。
【００１４】この第４発明によれば、テストモードにお
いて、リングオシレータから出力されるクロックの周波
数が通常モードの場合よりも増加しチャージポンプ回路
のポンピングキャパシタの容量が通常モードの場合より
も増加するので、上記第２発明又は第３発明の場合より
も内部電源電圧の電流補償能力が大きくなるという効果
を奏する。
いて、リングオシレータから出力されるクロックの周波
数が通常モードの場合よりも増加しチャージポンプ回路
のポンピングキャパシタの容量が通常モードの場合より
も増加するので、上記第２発明又は第３発明の場合より
も内部電源電圧の電流補償能力が大きくなるという効果
を奏する。
【００１５】第１〜４発明の第１態様では、上記高速試
験機能付半導体集積回路は半導体記憶装置であり、上記
テストモードのときに複数のワード線が同時に選択さ
れ、選択された該複数のワード線へ上記内部電源電圧が
ワードドライバを介して供給される。
験機能付半導体集積回路は半導体記憶装置であり、上記
テストモードのときに複数のワード線が同時に選択さ
れ、選択された該複数のワード線へ上記内部電源電圧が
ワードドライバを介して供給される。
【００１６】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態の高速
試験機能付半導体集積回路の概略構成を示す。
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態の高速
試験機能付半導体集積回路の概略構成を示す。
【００１７】この半導体集積回路は、図５と同様に、内
部昇圧回路とその他の回路１とを備えており、回路１は
外部電源電圧Ｖｃｃとこれを昇圧した内部電源電圧Ｖｐ
ｐとで動作する。昇圧回路では、外部端子に供給される
モード信号ＴＥＳＴに応じて、リングオシレータ１０の
出力とリングオシレータ３０の出力との一方が、選択回
路４０で選択され、インバータ５０を介してチャージポ
ンプ回路２０に供給される。リングオシレータ１０は、
インバータ１１〜１７が環状に接続され、リングオシレ
ータ３０は、インバータ３１〜３３が環状に接続されて
いる。リングオシレータ３０の方がリングオシレータ１
０よりもインバータ接続段数が少ないので、リングオシ
レータ３０で生成されるクロックの周波数は、リングオ
シレータ１０のそれよりも高い。
部昇圧回路とその他の回路１とを備えており、回路１は
外部電源電圧Ｖｃｃとこれを昇圧した内部電源電圧Ｖｐ
ｐとで動作する。昇圧回路では、外部端子に供給される
モード信号ＴＥＳＴに応じて、リングオシレータ１０の
出力とリングオシレータ３０の出力との一方が、選択回
路４０で選択され、インバータ５０を介してチャージポ
ンプ回路２０に供給される。リングオシレータ１０は、
インバータ１１〜１７が環状に接続され、リングオシレ
ータ３０は、インバータ３１〜３３が環状に接続されて
いる。リングオシレータ３０の方がリングオシレータ１
０よりもインバータ接続段数が少ないので、リングオシ
レータ３０で生成されるクロックの周波数は、リングオ
シレータ１０のそれよりも高い。
【００１８】選択回路４０は、転送ゲート４１及び４２
の一端がそれぞれリングオシレータ１０及び３０の出力
端に接続され、転送ゲート４１及び４２の他端がインバ
ータ５０の入力端に接続されている。転送ゲート４１及
び４２はいずれもｎＭＯＳトランジスタとｐＭＯＳトラ
ンジスタとが並列接続された構成であり、転送ゲート４
１のｐＭＯＳトランジスタのゲートと転送ゲート４２の
ｎＭＯＳトランジスタのゲートにはモード信号ＴＥＳＴ
が供給され、転送ゲート４１のｎＭＯＳトランジスタと
転送ゲート４２のｐＭＯＳトランジスタのゲートにはモ
ード信号ＴＥＳＴをインバータ４３で反転した信号が供
給される。
の一端がそれぞれリングオシレータ１０及び３０の出力
端に接続され、転送ゲート４１及び４２の他端がインバ
ータ５０の入力端に接続されている。転送ゲート４１及
び４２はいずれもｎＭＯＳトランジスタとｐＭＯＳトラ
ンジスタとが並列接続された構成であり、転送ゲート４
１のｐＭＯＳトランジスタのゲートと転送ゲート４２の
ｎＭＯＳトランジスタのゲートにはモード信号ＴＥＳＴ
が供給され、転送ゲート４１のｎＭＯＳトランジスタと
転送ゲート４２のｐＭＯＳトランジスタのゲートにはモ
ード信号ＴＥＳＴをインバータ４３で反転した信号が供
給される。
【００１９】チャージポンプ回路２０は図５のそれと同
一構成であり、アナログ切換スイッチ２４にインバータ
５０の出力が供給される。回路１は、例えば上述のよう
なＤＲＡＭであり、テストモードにおいて試験時間短縮
のために、内部電源電圧Ｖｐｐで駆動されるワード線を
複数本同時選択し、さらにシステムクロック周期を許容
範囲の最小値にするので、内部電源電圧Ｖｐｐの消費電
流が通常モードの場合よりも大きくなる。
一構成であり、アナログ切換スイッチ２４にインバータ
５０の出力が供給される。回路１は、例えば上述のよう
なＤＲＡＭであり、テストモードにおいて試験時間短縮
のために、内部電源電圧Ｖｐｐで駆動されるワード線を
複数本同時選択し、さらにシステムクロック周期を許容
範囲の最小値にするので、内部電源電圧Ｖｐｐの消費電
流が通常モードの場合よりも大きくなる。
【００２０】上記構成において、モード信号ＴＥＳＴが
低レベルで通常モードの場合には、転送ゲート４１がオ
ン、転送ゲート４２がオフになり、リングオシレータ１
０で生成されたクロックが選択回路４０で選択され、イ
ンバータ５０を介しポンピングパルスとしてチャージポ
ンプ回路２０へ供給される。インバータ１６の出力が低
レベルのき、アナログ切換スイッチ２４及び２５が図示
の状態になって、インバータ１７の出力でポンピングキ
ャパシタ２１が充電され、次にインバータ１６が高レベ
ルに遷移すると、アナログ切換スイッチ２４及び２５が
切り換えられて、外部電源電圧Ｖｃｃにポンピングキャ
パシタ２１の端子間電圧が加算される。このような動作
が繰り返されて、電圧Ｖｐｐ＝２（Ｖｃｃ−２Ｖｔｈ）
がチャージポンプ回路２０で生成される。ここに、Ｖｔ
ｈはダイオードのしきい値である。例えばＶｃｃ＝３．
３Ｖ、Ｖｔｈ＝０．７Ｖであり、このときＶｐｐ＝５．
２Ｖとなる。
低レベルで通常モードの場合には、転送ゲート４１がオ
ン、転送ゲート４２がオフになり、リングオシレータ１
０で生成されたクロックが選択回路４０で選択され、イ
ンバータ５０を介しポンピングパルスとしてチャージポ
ンプ回路２０へ供給される。インバータ１６の出力が低
レベルのき、アナログ切換スイッチ２４及び２５が図示
の状態になって、インバータ１７の出力でポンピングキ
ャパシタ２１が充電され、次にインバータ１６が高レベ
ルに遷移すると、アナログ切換スイッチ２４及び２５が
切り換えられて、外部電源電圧Ｖｃｃにポンピングキャ
パシタ２１の端子間電圧が加算される。このような動作
が繰り返されて、電圧Ｖｐｐ＝２（Ｖｃｃ−２Ｖｔｈ）
がチャージポンプ回路２０で生成される。ここに、Ｖｔ
ｈはダイオードのしきい値である。例えばＶｃｃ＝３．
３Ｖ、Ｖｔｈ＝０．７Ｖであり、このときＶｐｐ＝５．
２Ｖとなる。
【００２１】モード信号ＴＥＳＴが高レベルでテストモ
ードの場合には、転送ゲート４１がオフ、転送ゲート４
２がオンになり、リングオシレータ３０で生成されたク
ロックが選択回路４０で選択され、インバータ５０を介
しポンピングパルスとしてチャージポンプ回路２０へ供
給される。テストモードでのポンピングパルスは、通常
モードでのそれよりも周波数が高いので、チャージポン
プ回路２０においてより高速に電荷のポンピングが行わ
れ、電圧Ｖｐｐについて、回路１で消費される電流を充
分に補償することが可能になり、これによりテストモー
ドでの電圧Ｖｐｐの低下が防止され、高速試験の信頼性
が向上する。
ードの場合には、転送ゲート４１がオフ、転送ゲート４
２がオンになり、リングオシレータ３０で生成されたク
ロックが選択回路４０で選択され、インバータ５０を介
しポンピングパルスとしてチャージポンプ回路２０へ供
給される。テストモードでのポンピングパルスは、通常
モードでのそれよりも周波数が高いので、チャージポン
プ回路２０においてより高速に電荷のポンピングが行わ
れ、電圧Ｖｐｐについて、回路１で消費される電流を充
分に補償することが可能になり、これによりテストモー
ドでの電圧Ｖｐｐの低下が防止され、高速試験の信頼性
が向上する。
【００２２】［第２実施形態］図２は、本発明の第２実
施形態の高速試験機能付半導体集積回路の概略構成を示
す。この昇圧回路では、リングオシレータ１０Ａが、第
１部１０ａと、第２部１０ｂと、第３部１０ｃと、選択
回路４０Ａとからなる。第１部１０ａは、インバータ１
１〜１３が縦続接続されている。第２部１０ｂは、イン
バータ１４とインバータ１５とが縦続接続され、インバ
ータ１４にこれより小形のインバータ１８が環状接続さ
れている。第３部１０ｃは、インバータ１６とインバー
タ１７とが縦続接続されている。インバータ１５の出力
端はインバータ１６の入力端に接続され、インバータ１
７の出力端はインバータ１１の入力端に接続されてい
る。
施形態の高速試験機能付半導体集積回路の概略構成を示
す。この昇圧回路では、リングオシレータ１０Ａが、第
１部１０ａと、第２部１０ｂと、第３部１０ｃと、選択
回路４０Ａとからなる。第１部１０ａは、インバータ１
１〜１３が縦続接続されている。第２部１０ｂは、イン
バータ１４とインバータ１５とが縦続接続され、インバ
ータ１４にこれより小形のインバータ１８が環状接続さ
れている。第３部１０ｃは、インバータ１６とインバー
タ１７とが縦続接続されている。インバータ１５の出力
端はインバータ１６の入力端に接続され、インバータ１
７の出力端はインバータ１１の入力端に接続されてい
る。
【００２３】選択回路４０は、転送ゲート４１がインバ
ータ１３の出力端とインバータ１４の入力端との間に接
続され、転送ゲート４２がインバータ１３の出力端とイ
ンバータ１５の出力端との間に接続されている。転送ゲ
ート４１及び４２のオン／オフは、モード信号ＴＥＳＴ
とこれをインバータ４３で反転した信号とにより、図１
の場合と同様に制御される。
ータ１３の出力端とインバータ１４の入力端との間に接
続され、転送ゲート４２がインバータ１３の出力端とイ
ンバータ１５の出力端との間に接続されている。転送ゲ
ート４１及び４２のオン／オフは、モード信号ＴＥＳＴ
とこれをインバータ４３で反転した信号とにより、図１
の場合と同様に制御される。
【００２４】インバータ１８は、転送ゲート４１がオフ
のときにインバータ１４の入力端が電位Ｖｃｃ／２付近
でフローティング状態になってインバータ１４に電源供
給線からグランド線への貰通電流が流れるのを防止する
為である。他の点は上記第１実施形態と同一である。上
記構成において、モード信号ＴＥＳＴが低レベルで通常
モードの場合には、転送ゲート４１がオン、転送ゲート
４２がオフになり、第１部１０ａと第２部１０ｂと第３
部１０ｃとでインバータ７段のリングオシレータが構成
され、図１のリングオシレータ１０と同様に動作する。
のときにインバータ１４の入力端が電位Ｖｃｃ／２付近
でフローティング状態になってインバータ１４に電源供
給線からグランド線への貰通電流が流れるのを防止する
為である。他の点は上記第１実施形態と同一である。上
記構成において、モード信号ＴＥＳＴが低レベルで通常
モードの場合には、転送ゲート４１がオン、転送ゲート
４２がオフになり、第１部１０ａと第２部１０ｂと第３
部１０ｃとでインバータ７段のリングオシレータが構成
され、図１のリングオシレータ１０と同様に動作する。
【００２５】モード信号ＴＥＳＴが高レベルでテストモ
ードの場合には、転送ゲート４１がオフ、転送ゲート４
２がオンになり、インバータ１３の出力端が転送ゲート
４２を介しインバータ１６の入力端にバイパスされて、
インバータ５段のリングオシレータが構成され、通常モ
ードの場合よりもクロック周波数が高くなる。これによ
り、上記第１実施形態で述べた効果と同一の効果が得ら
れる。
ードの場合には、転送ゲート４１がオフ、転送ゲート４
２がオンになり、インバータ１３の出力端が転送ゲート
４２を介しインバータ１６の入力端にバイパスされて、
インバータ５段のリングオシレータが構成され、通常モ
ードの場合よりもクロック周波数が高くなる。これによ
り、上記第１実施形態で述べた効果と同一の効果が得ら
れる。
【００２６】［第３実施形態］図３は、本発明の第３実
施形態の高速試験機能付半導体集積回路の概略構成を示
す。この昇圧回路では、ポンピングキヤパシタの容量を
モードに応じて切換可能にしている。
施形態の高速試験機能付半導体集積回路の概略構成を示
す。この昇圧回路では、ポンピングキヤパシタの容量を
モードに応じて切換可能にしている。
【００２７】すなわち、電解コンデンサであるポンピン
グキャパシタ２１の正極端にポンピングキャパシタ２６
の正極端が接続され、ポンピングキャパシタ２６の負極
端が転送ゲート２７を介してポンピングキヤパシタ２１
の負極端に接続されている。転送ゲート２７のｎＭＯＳ
トランジスタ及びｐＭＯＳトランジスタのゲートにはそ
れぞれモード信号ＴＥＳＴ及びこれをインバータ２８で
反転した信号が供給される。
グキャパシタ２１の正極端にポンピングキャパシタ２６
の正極端が接続され、ポンピングキャパシタ２６の負極
端が転送ゲート２７を介してポンピングキヤパシタ２１
の負極端に接続されている。転送ゲート２７のｎＭＯＳ
トランジスタ及びｐＭＯＳトランジスタのゲートにはそ
れぞれモード信号ＴＥＳＴ及びこれをインバータ２８で
反転した信号が供給される。
【００２８】他の点は、図５と同一である。上記構成に
おいて、モード信号ＴＥＳＴが低レベルで通常モードの
場合には、転送ゲート２７がオフになり、図５の場合と
同一動作になる。モード信号ＴＥＳＴが高レベルでテス
トモードの場合には、転送ゲート２７がオンになって、
ポンピングキャパシタ２１にポンピングキヤパシタ２６
が並列接続される。これにより、ポンピングパルス毎に
ポンピングキヤパシタに充電される電荷量が通常モード
の場合よりも増加し、チャージポンプ回路２０Ａの電流
供給能力が増して、上記第１実施形態で述べた効果と同
一の効果が得られる。
おいて、モード信号ＴＥＳＴが低レベルで通常モードの
場合には、転送ゲート２７がオフになり、図５の場合と
同一動作になる。モード信号ＴＥＳＴが高レベルでテス
トモードの場合には、転送ゲート２７がオンになって、
ポンピングキャパシタ２１にポンピングキヤパシタ２６
が並列接続される。これにより、ポンピングパルス毎に
ポンピングキヤパシタに充電される電荷量が通常モード
の場合よりも増加し、チャージポンプ回路２０Ａの電流
供給能力が増して、上記第１実施形態で述べた効果と同
一の効果が得られる。
【００２９】［第４実施形態］図４は、本発明の第４実
施形態の高速試験機能付半導体集積回路の概略構成を示
す。この昇圧回路では、図２のリングオシレータ１０Ａ
と、図３のチャージポンプ回路２０Ａとを用いている。
施形態の高速試験機能付半導体集積回路の概略構成を示
す。この昇圧回路では、図２のリングオシレータ１０Ａ
と、図３のチャージポンプ回路２０Ａとを用いている。
【００３０】通常モードの動作は図５の場合と同一であ
る。テストモードでは、リングオシレータ１０Ａから出
力されるクロックの周波数増加とチャージポンプ回路２
０Ａのポンピングキャパシタの容量増加とにより、上記
第２実施形態又は第３実施形態よりも内部電源電圧Ｖｐ
ｐの電流補償能力が大きくなる。
る。テストモードでは、リングオシレータ１０Ａから出
力されるクロックの周波数増加とチャージポンプ回路２
０Ａのポンピングキャパシタの容量増加とにより、上記
第２実施形態又は第３実施形態よりも内部電源電圧Ｖｐ
ｐの電流補償能力が大きくなる。
【００３１】なお、本発明には外にも種々の変形例が含
まれる。例えば、回路１は、外部電源電圧とこれを昇圧
した内部電源電圧とで動作し通常モードのときよりも高
速に試験が行えるテストモードを備えたものであればよ
く、ＤＲＡＭ以外であってもよい。また、チャージポン
プ回路としては各種方式のものを用いることができる。
まれる。例えば、回路１は、外部電源電圧とこれを昇圧
した内部電源電圧とで動作し通常モードのときよりも高
速に試験が行えるテストモードを備えたものであればよ
く、ＤＲＡＭ以外であってもよい。また、チャージポン
プ回路としては各種方式のものを用いることができる。
【図１】本発明の第１実施形態の高速試験機能付半導体
集積回路の概略構成図である。
集積回路の概略構成図である。
【図２】本発明の第２実施形態の高速試験機能付半導体
集積回路の概略構成図である。
集積回路の概略構成図である。
【図３】本発明の第３実施形態の高速試験機能付半導体
集積回路の概略構成図である。
集積回路の概略構成図である。
【図４】本発明の第４実施形態の高速試験機能付半導体
集積回路の概略構成図である。
集積回路の概略構成図である。
【図５】従来の高速試験機能付半導体集積回路の概略構
成である。
成である。
【図６】図５の回路１の要部構成を示す図である。
１０、１０Ａ リングオシレータ １１〜１８、２８、４１〜４３、５０ インバータ ２０、２０Ａ チャージポンプ回路 ２１、２６ ポンピングキャパシタ ２２、２３ ダイオード ２４、２５ アナログ切換スイッチ ２７、４１、４２ 転送ゲート ＴＥＳＴ モード信号 Ｖｃｃ 外部電源電圧 Ｖｐｐ 内部電源電圧
Claims (5)
- 【請求項１】 外部電源電圧と該外部電源電圧を内部昇
圧回路で昇圧した内部電源電圧とで動作し、通常モード
のときよりも高速に試験が行えるテストモードを備えた
高速試験機能付半導体集積回路において、該内部昇圧回
路は、 第１クロックを生成する第１クロック生成回路と、 該第１クロックより周波数が高い第２クロックを生成す
る第２クロック生成回路と、 該通常モードのとき該第１クロックを選択しポンピング
パルスとして該チャージポンプヘ供給し、該テストモー
ドのとき該第２クロックを選択しポンピングパルスとし
て該チャージポンプヘ供給する選択回路と、 該ポンピングパルスでポンピングキャパシタが充電さ
れ、充電された該ポンピングキャパシタの電圧を所定電
圧に加算して該内部電源電圧を生成するチャージポンプ
回路と、 を有することを特徴とする高速試験機能付半導体集積回
路。 - 【請求項２】 外部電源電圧と該外部電源電圧を内部昇
圧回路で昇圧した内部電源電圧とで動作し、通常モード
のときよりも高速に試験が行えるテストモードを備えた
高速試験機能付半導体集積回路において、該内部昇圧回
路は、 該通常モードのとき複数のインバータが環状に接続さ
れ、該テストモードのとき該複数のインバータの一部が
配線でバイパスされて該インバータの段数が減少され、
クロックをポンピングパルスとして生成するリングオシ
レータと、 該ポンピングパルスでポンピングキャパシタが充電さ
れ、充電された該ポンピングキャパシタの電圧を所定電
圧に加算して該内部電源電圧を生成するチャージポンプ
回路と、 を有することを特徴とする高速試験機能付半導体集積回
路。 - 【請求項３】 外部電源電圧と該外部電源電圧を内部昇
圧回路で昇圧した内部電源電圧とで動作し、通常モード
のときよりも高速に試験が行えるテストモードを備えた
高速試験機能付半導体集積回路において、該内部昇圧回
路は、 クロックをポンピングパルスとして生成するクロック生
成回路と、 容量が該通常モードのとき第１値となり該テストモード
のとき該第１値より大きい第２値になるように切り換え
られるポンピングキャパシタを備え、該ポンピングパル
スで該ポンピングキャパシタが充電され、充電された該
ポンピングキャパシタの電圧を所定電圧に加算して該内
部電源電圧を生成するチャージポンプ回路と、 を有することを特徴とする高速試験機能付半導体集積回
路。 - 【請求項４】 外部電源電圧と該外部電源電圧を内部昇
圧回路で昇圧した内部電源電圧とで動作し、通常モード
のときよりも高速に試験が行えるテストモードを備えた
高速試験機能付半導体集積回路において、該内部昇圧回
路は、 該通常モードのとき複数のインバータが環状に接続さ
れ、該テストモードのとき該複数のインバータの一部が
配線でバイパスされて該インバータの段数が減少され、
クロックをポンピングパルスとして生成するリングオシ
レータと、 容量が該通常モードのとき第１値となり該テストモード
のとき該第１値より大きい第２値になるように切り換え
られるポンピングキャパシタを備え、該ポンピングパル
スで該ポンピングキャパシタが充電され、充電された該
ポンピングキャパシタの電圧を所定電圧に加算して該内
部電源電圧を生成するチャージポンプ回路と、 を有することを特徴とする高速試験機能付半導体集積回
路。 - 【請求項５】 上記高速試験機能付半導体集積回路は半
導体記憶装置であり、上記テストモードのときに複数の
ワード線が同時に選択され、選択された該複数のワード
線へ上記内部電源電圧がワードドライバを介して供給さ
れる、 ことを特徴とする請求項１乃至４のいずれか１つに記載
の高速試験機能付半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229057A JPH1069796A (ja) | 1996-08-29 | 1996-08-29 | 高速試験機能付半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229057A JPH1069796A (ja) | 1996-08-29 | 1996-08-29 | 高速試験機能付半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069796A true JPH1069796A (ja) | 1998-03-10 |
Family
ID=16886073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8229057A Withdrawn JPH1069796A (ja) | 1996-08-29 | 1996-08-29 | 高速試験機能付半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1069796A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305441A (ja) * | 2001-04-06 | 2002-10-18 | Fujitsu Ltd | オシレータ回路の制御方法、オシレータ回路、内部電源生成回路の制御方法、及び内部電源生成回路 |
| US7245176B2 (en) * | 2004-06-30 | 2007-07-17 | Hynix Semiconductor Inc. | Apparatus for generating internal voltage in test mode and its method |
| KR100763850B1 (ko) | 2006-09-06 | 2007-10-05 | 삼성전자주식회사 | 통합 발진 회로를 구비하는 플래시 메모리 장치 및 상기메모리 장치의 동작 방법 |
| GB2450313A (en) * | 2006-05-22 | 2008-12-24 | Siano Mobile Silicon Ltd | Ring oscillator clock |
| JP2009222468A (ja) * | 2008-03-14 | 2009-10-01 | Fujitsu Microelectronics Ltd | 半導体装置の試験方法及びその装置 |
| CN112924778A (zh) * | 2021-01-25 | 2021-06-08 | 广东机电职业技术学院 | 电器可靠性的试验器及试验方法 |
-
1996
- 1996-08-29 JP JP8229057A patent/JPH1069796A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305441A (ja) * | 2001-04-06 | 2002-10-18 | Fujitsu Ltd | オシレータ回路の制御方法、オシレータ回路、内部電源生成回路の制御方法、及び内部電源生成回路 |
| US7245176B2 (en) * | 2004-06-30 | 2007-07-17 | Hynix Semiconductor Inc. | Apparatus for generating internal voltage in test mode and its method |
| GB2450313A (en) * | 2006-05-22 | 2008-12-24 | Siano Mobile Silicon Ltd | Ring oscillator clock |
| KR100763850B1 (ko) | 2006-09-06 | 2007-10-05 | 삼성전자주식회사 | 통합 발진 회로를 구비하는 플래시 메모리 장치 및 상기메모리 장치의 동작 방법 |
| JP2009222468A (ja) * | 2008-03-14 | 2009-10-01 | Fujitsu Microelectronics Ltd | 半導体装置の試験方法及びその装置 |
| CN112924778A (zh) * | 2021-01-25 | 2021-06-08 | 广东机电职业技术学院 | 电器可靠性的试验器及试验方法 |
| CN112924778B (zh) * | 2021-01-25 | 2023-12-05 | 广东机电职业技术学院 | 电器可靠性的试验器及试验方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |