KR920010558B1

KR920010558B1 - 비디오 메모리장치

Info

Publication number: KR920010558B1
Application number: KR1019890013571A
Authority: KR
Inventors: 하루키 도다
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-09-21
Filing date: 1989-09-21
Publication date: 1992-12-05
Also published as: JP3028963B2; EP0360243B1; EP0360243A2; KR900005630A; JPH0284689A; DE68919781D1; US5065369A; EP0360243A3; DE68919781T2

Abstract

내용 없음.

Description

비디오 메모리장치

제1도는 본 발명의 1실시예에 따른 비디오메모리장치의 설명도.

제2도 및 제3도는 제1도의 구성중 RAM 과 SAM간의 데이터전송의 일례 및 다른예를 나타낸 블록도.

제4도는 4M개의 화소로 이루어진 화면에 대응하는 화면데이터의 프레임내에서 VRAM을 사용하는 구성 방법을 나타낸 설명도.

제5도는 제4도의 화면데이터의 구성방법에 대응하는 병렬/직렬변환방식을 나타낸 설명도.

제6도는 본 발명의 다른 실시예에 따른 비디오메모리장치의 블록도.

제7도는 종래 비디오메모리장치의 설명도.

제8도는 1M개의 화소로 이루어진 화면에 대응하는 화면 데이터의 프레임내에서 VRAM을 사용하는 구성방법을 나타낸 설명도.

제9도는 VRAM의 데이터의 병렬/직렬변환방법을 설명하기 위한 도면.

제10도는 4M개의 화소로 이루어진 화면에 대응하는 화면데이터의 종래의 구성방법을 설명하기 위한 도면이다.

* 도면의 주요부분에 대한 부호의 설명

2 : RAM 4,4A,4B,4AU,4AL,4BL : SAM

6A,6B : 스플리트셀렉터 8,8A,8B : 입/출력부

12,13,14 : 병렬/직렬변환부

[산업상의 이용분야]

본 발명은 비디오메모리장치에 관한 것으로, 특히 RAM(Random Access Memory)과 SAM(Serial Access Memory)을 갖춘 비디오메모리장치에 관한 것이다.

[종래의 기술 및 그 문제점]

종래부터 화상표시처리에 화상용 메모리가 널리 이용되고 있는데, 이런 화상용 메모리는 일반적으로 듀얼포트다이나믹메모리(Dual Port Dynamic memory)또는 비디오램이라고 불리워지고 있으므로 이하의 설명에서는 화상용메모리를 VRAM이라고 칭하기로 한다.

그런데, VRAM으로서는 다비트구성(복수어장)의 RAM에 그 다비트수와 같튼 수의 SAM을 갖춘 구성으로 된 것이 많이 이용되고 있다. 예컨대, 128K×8비트구성(용량 128K어장, 8비트)의 RAM을 갖춘 VRAM의 구성이 제7도에 도시되어 있는바, 이 VRAM에는 256열×512행의 RAM(2)이 8개 설치되어 있고, 그 각각과 데이터를 주고 받기 위해서 256워드×1의 SAM(4)이 8개 설치되어 있으며, RAM(2) 및 SAM(4)에는 각각 8개씩의 입/출력부(8)가 설치되어 있다.

제8도는 상기와 같이 구성된 VRAM을 사용하게 되는 프레임버퍼메모리의 구성예를 나타낸 것으로, 동도에서는 1K×1K=1M개의 화소(pixel)로 이루어진 화면을 상정(想定)한 것인바, 화면데이터는 색정보등을 갖는 여러매의 플레인(plane)으로 구성되는데, 화상처리의 고속화를 도모하기 위해 4×4=16개의 화소를 1회의RAM사이클에 처리하도록 되어 있다. 즉 이 16개의 화소중 1개의 화소는 하나의 VRAM에 대응하게 되고, 플레인에는 다비트구성의 각각의 비트가 대응하도록 되어 있다. 따라서, 16개의 VRAM으로는 16×128K개의 화소로 이루어지는 8플레인의 프레임버퍼메모리를 구성할 수 있게 되는데, 실제로는 8플레인이상의 플레인의 필요한 것도 있기 때문에 16개의 화소중 1개의 화소에 여러개의 VRAM이 대응되도록 된 것도 있다. 그 때문에 설명을 간단히 하기 위해 1플레인에 대해서만 고찰해보면, 16개의 VRAM으로 화면이 구성되는데 도면에서는 각각의 화소에 번호를 붙여 표시하였다. 한편, CAT에 한 화소씩 데이터를 전송할때는 화면위에서 부터 순서대로 1주사선씩 화소데이터를 전송하면 되는데, 이는 VRAM의 SAM부에서 데이터를 시리얼로 출력하는 것이 된다. 우선 가장 최초라인을 생각해보면, VRAM에서 1번, 2번, 3번, 4번화소에 대응하는 것이 그 라인의 데이터를 보유하고 있는 것이 된다. 이후, 대응되는 VRAM도 같은 번호로 부르기로 한다.

제9도는 VRAM이 보유하고 있는 데이터여하에 따라 화면상의 라인에 데이터로서 전송할지 어떨지를 나타낸 것으로, 동도에는 병렬/직렬변환부(12,13)와 이들을 절환시키는 스위치(10)가 도시되어 있다. 그리고, 병렬/직렬변환부(12,13)는 CAT에 데이터가 전송되고 있을때 화소의 표시속도로 데이터를 CAT로 스프트시키게 되는데, 라인상의 최초의 4개의 화소데이터가 병렬/직렬변환부로 부터 모두 시프트되기 전에 1번∼4번 VRAM의 SAM(4)으로 부터 병렬/직렬변환부(13)에 데이터를 전송시켜 놓고, 병렬/직렬변환부(12)의 데이터가 비게되면 스위치(1)를 절환시켜 이번에는 병렬/직렬변환부(13)로부터 데이터를 전송하게 된다. 이후 이 동작을 병렬/직렬변환부(12,13)에 의해 교대로 화면상의 1라인의 데이터가 전송될때까지 계속한다. 다음 라인에서는 도면의 1번∼4번 VRAM으로부터의 데이터가 5번∼8번 VRAM으로부터의 데이터로 변환되면 된다. 이와같은 병렬/직렬변환부(12,13)를 교대로 사용함으로써 끊임없이 데이터를 CAT로 전송할 수 있게 된다.

이상의 전송방식으로부터 알수 있는 바와같이 화면상의 화소의 표시속도로 결정되는 전송사이클시간은 γ로 하면, VRAM의 SAM부의 시리얼사이클시간은 4γ의 사이클시간으로 할 필요가 있게 된다.

다음으로, 보다 선명한 화면을 얻기 위해 화면상의 화소수를 증가시킨 경우를 생각해 보자. 제10도는 화면사이즈를 2K×2K=4M개의 화소로 구성한 경우를 나타낸 것으로, 이 경우 화면데이터의 변경과 같은 화상처리의 속도를 변화시키지 않기 위해서는 RAM의 1사이클로 처리할 수 있는 화소수를 전화면의 화소수 증가율만큼 증가시킬 필요가 있게 된다. 따라서 한 번에 처리할 수 있는 화소수는 8×8=64개가 된다. 그런데, 화면상의 화소수가 증가하더라도 화면을 표시하는 속도가 변하지 않게 하기 위해서는 화소전송사이클시간을 화소증가분의 1, 즉 τ/4로 할 필요가 있다. 여기에서, 제9도의 병렬/직렬변환을 8개의 화소에 대해 고려해서 제10도의 1번∼8번 VRAM에 상정해보면, VRAM의 시리얼사이클시간이 8×τ/4=2τ로 되는바, 이것은 VRAM에 요구되는 SAM부의 시리얼사이클시간이 화면사이즈가 1M인 경우의 시리얼사이클시간의 최소치는 현재의 VRAM에서 30nS가 필요하기 때문에 화면의 질을 높이고자 하면 15nS의 시리얼사이클시간이 필요하게 되므로 회로기술적으로 30nS의 VRAM을 연장시켜서 그러한 시리얼사이클시간을 실현하는 것을 곤란해지게 된다. 즉, 종래구성의 VRAM을 이용해서 보다 선명한 화면표시에 대응시킬려면 VRAM의 SAM부의 속도에 대한 요구가 회로기술적으로 곤란하기 때문에 어떤 해결책이 강구되어야 한다.

[발명의 목적]

본 발명은 상기한 목적을 감안해서 발명된 것으로 VRAM의 SAM부의 시리얼사이클시간을 고속으로 하지 않고 화면 표시에 따른 시간증가도 없이 고속으로 화상데이터를 처리할 수 있도록 된 비디오메모리장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위한 본 발명의 제1실시예에 따른 비디오메모리장치는, RAM와 SAM을 아울러 갖추고 있되, 상기 RAM은 행어드레스 및 열어드레스를 지정함으로써 1비트데이터를 입출력하는 1어장(1語長)의 부분 RAM이 복수개 설치되어 복수어장을 갖는 것으로 구성되고, 상기 각 부분 RAM에는 각각 상기 복수개의 단위 SAM이 접속되어 상기 부분 RAM의 1비트입출력에 대해 상기 각 부분 RAM이 복수비트의 입출력을 행하도록 구성되어 있다.

그리고 본 발명의 제2실시예에 따른 비디오메모리장치는, 상기 제1실시예에 따른 비디오메모리장치에 있어서, 상기 어떤 부분 RAM에 대해 상기 어떤 복수개의 단위 SAM을접속시킬 때 상기 어떤 부분RAM의 열을 상기 단위 SAM과 동수인 복수개의 열군(column 群)으로 분할시켜 그들 열군과 상기 복수개의 단위 SAM을 1 : 1로 접속시킨 구성으로 되어있다.

또 본 발명의 제3실시예에 따른 비디오메모리장치는, 상기 제1실시예에 따른 비디오메모리장치에 있어서, 상기 어떤 부분 RAM에 대해 상기 어떤 복수개의 단위 SAM을 접속시킬 때 상기 어떤 부분 RAM의 각 열을 상기 복수개의 단위 SAM 각각에 대해 다중으로 접속시킨 구성으로 되어 있다.

[작용]

본 발명의 제1∼제3실시예에 따른 비디오메모리장치에 있어서는, 어떤 부분RAM으로 부터 RAM으로 입출력되는 데이터의 1비트에 대해 그 부분 RAM에 접속되는 복수개의 단위 RAMSAM에 의해 복수비트의 데이터가 입출력되므로, 그에 따라 화면표시의 화소데이터를 1회의 시리얼사이클에 복수화소분 전송할 수 있게 된다.

본 발명의 제2실시예에 다른 비디오 메모리장치에 있어서는, 어떤 부분 RAM의 어느 한 열에 대해 살펴보면 그 열에는 1개의 단위SAM만이 접속되어 있어, 그에 따라 그 열에 접속된 특정 단위 SAM을 매개해서만 데이터의 입출력이 가능하게 된다.

본 발명의 제3실시예에 따른 비디오메모리장치에 있어서는, 어느 하나의 부분열에 대해 살펴보면 그 열에는 복수개의 단위 SAM이 다중으로 접속되어 있어, 그에 따라 그 복수개의 단위 SAM중 어느것을 매개해서라도 데이터의 입출력이 가능하게 된다.

[실시예]

이하, 도면을 탐조해서 본 발명의 각 실시예를 상세히 설명한다.

제1도는 본 발명의 1실시예에 따른 비디오메모리장치를 나타낸 것으로, 특히 128K×8비트구성의 RAM부를 갖춘 구성을 예시한 것인바, 동도에 도시된 바와같이 본 실시예의 비디오메모리장치는 256열×512행으로 이루어진 8개의 RAM(2) 각각에 2개의 SAM(4A,4B)이 설치되어 구성되고, RAM(2)에는 입/출력부(8)가 설치되며, SAM(4A,4B)에는 각각 입/출력부(8A,8B)가 설치되어 있다.

이들 SAM(4A,4B)은 RAM(2)과의 데이터전송경로의 결합 방법에 따라 256워드×2인 경우와 128워드×2인 것도 있는 바, 즉 종래의 구성에 있어서는 RAM(2)이 128K×8비트이고 SAM(4A,4B)이 256×16비트 또는 128×16비트인 것이 본 실시예의 특징으로 되어 있다.

여기서 RAM(2)의 하나의 입출력부에 대해 SAM(4A,4B)이 256×2인 경우와 128×2인 경우의 데이터전송경로차에 대해 설명한다.

우선 제2도는 128×2인 경우의 블록도를 나타낸 것으로, RAM(2)의 256열은 하나 걸러 128열씩 2조로 분할되어 각각 SAM(4A)과 SAM(4B)에 결합되어 있다. 즉, 제2도에서는 열이 교대로 SAM(4A)과 SAM(4B)에 결합되어 있는 경우를 나타내고 있다. 이 128×2인 경우에는 RAM(2)의 데이터를 SAM(4A,4B)으로의 데이터전송 또는 SAM(4A,4B)으로부터 RAM(2)으로의 데이터전송으로, 예컨대 동도에서 A+B로 나타낸 행의 데이터는 SAM(4A,4B)으로 분할되어 전송되든지 아니면 SAM(4A,4B)으로 부터의 각각의 열에 전송되게 한다.

제3도는 256×2인 경우의 블럭도를 나타낸 것으로서, RAM(2)의 256열 각각이 각각 A와 B에 결합되어 있다. 따라서, 1회의 전송 사이클로 SAM(4A,4B)에 데이터를 전송하게 되면 SAM(4A,4B)에는 전부 같은 데이터가 전송되는 이 된다. 한편, SAM(4A,4B)에 별도의 데이터를 전송할때는 RAM(2)과 SAM(4A,4B)에 별도의 전송게이트가 설최되어야 하므로 전송사이클을 2사이클 필요로 하게 된다. 따라서, 제3도에서 A로 나타냄 행의 전송사이클에 SAM(4A)으로 데이터를 전송하고 예컨대 다음의 B로 나타낸 행의 전송사이클에 SAM(4B)으로 데이터를 전송함으로서 SAM(4A)의 데이터와 RAM(2)의 행(A)의 데이터가 같아지게 되고, SAM(4B)의 데이터와 RAM(2)의 행(B)의 데이터도 같아지게 된다.

이상 설명한 바와같은 2가지의 RAM(2)과 SAM(4A,4B)을 결합시키는 방법에 따라 응용상 차이가 나게 되지만 어떤 방법을 취하더라도 화면의 고속묘사가 SAM(4A)이라던지 SAM(4B)의 시리얼사이클의 고속화를 요구하지 않고 달성할 수 있음에도 변함이 없다.

지금 제10도의 경우와 같이 화면이 4M개의 화소로 구성되는 것으로 하고, 8×8=64개의 VRAM으로 1프레임이 구성되는 것이 되지만, 본 실시예의 경우 SAM의 출력이 1프레임의 하나의 VRAM에 둘 있는 것이 되므로 1회의 SAM시리얼사이클에 각 VRAM은 2개의 화소데이터를 출력하게 된다. 그리고, 제9도에서의 병렬/직렬변환은 8×2=16개의 화소에 대해 이루어지는 것이 되기 때문에 SAM의 시리얼사이클이 16×γ/4로 되어 화면이 1M개의 화소로 이루어지는 경우와 같은 시간으로 할 수 있게 된다.

다음에는 좀더 구체적으로 128×2, 256×2인 경우의 차이도 포함해서 설명한다. 1프레임의 화면데이터상에서 8×8=64개의 VRAM을 담당하는 화소는 화면처리의 고속화를 위해 1집단의 영역을 이루는 것이 필요하다. 이는 RAM의 1사이클로 1번에 64개의 화소로 이루어진 영역을 처리할 수 있으므로 부분적인 화면처리가 효율좋게 이루어지기 때문이다. 더욱이, SAM(4A,4B)과 2개의 SAM출력을 갖는 경우에는 64개의 VRAM은 64×2=128개의 화소로 이루어진 영역을 커버하게 되므로, SMA(4A)과 SAM(4B) 2개의 SAM 출력이 대응하는 화소영역이 혼재해서는 않된다. 만일 이들의 화소영역이 혼재하게 되면 64개의 화소로 이루어진 영역내에서 동일한 VRAM에 속하는 화소가 둘 있는 것이 되는바, RAM의 1사이클로는 VRAM의 하나의 데이터만을 처리할 수 밖에 없으므로 64개의 화소로이루어진 영역의 처리에는 RAM의 2사이클이 필요하기 때문에 처리속도가 떨어지게 된다. 따라서, 프레임상에서 64개의 VRAM과 SAM(4A,4B)의 할당은 제4도의 설명도에 나타낸 바와같이 이루어진다. 이때 화면상의 최초라인에서의 병렬/직렬변환은 제5도의 설명도에 나타낸 바와같이 SAM(4A,4B)에 대해 하나의 병렬/직렬변화부(14)를 배치함으로써 이루어질 수 있게 된다.

그런데, SAM(4A,4B)의 구성을 128×2로 하는 경우의 256×2로 하는 경우의 차이는 먼저 화면처리수순의 차이로 나타나게 된다. 제4도의 A영역과 B영역을 계속해서 화면 처리하는 경우, 제3도의 156×2로 구성된 경우에는 A와 B가 다른 행에 속하기 때문에 RAM(2)의 행어드레스를 절환시키는 데는 2사이클이 필요하게 된다. 한편, 제2도의 128×2로 구성된 경우에는 A와 B는 동일행어드레스에 속하는 것이믈 열만을 절환시키면 되기 때문에 RAM의 페이지모드에 대응하게 되어 고속처리를 실현할 수 있게 된다. 주지하고 있는 바와 같이 페이지모드에서는 행을 절환시켜 액세스하는 경우의 사이클시간에 비해 약 반정도의 사이클시간으로 동일한 행내의 열을 액세스할 수 있게 된다. 따라서, 화면데이터의 처리속도면에서 볼 떼 128×2인 구성을 갖는 SAM쪽이 훨씬 유리하다.

그렇지만, 256×2의 구성은 동일열에 2개의 SAM(4A,4B)이 결합되어 있으니까 따른 면에서 응용상 유리한 점이 많다. 예컨대, 하나의 방식으로서 RAM과 SAM의 데이터전송방법은 시리얼출력 또는 입력에 대해 이 시리얼출력과 완전히 비동기로 전송되도록 하는 스플리트버퍼방식(split buffer 方式)이 이용되고 있는 바, 이 스플리트버퍼방식은 SAM을 시리얼액세스전반에 액세스되는 부분과 후반에 액세스되는 2부분으로 나뉘어 한쪽이 시리얼출력중에 다른쪽이 RAM과 데이터를 전송하도록 된 방식이다. 이와 같이 2개로 나뉘어진 SAM을 갖춘 스폴리트버퍼방식이 적용되는 구성으로서는 제6도이 블럭도에 예시된 것과 같은 구성을 생각핼 볼 수 있는 바, 동도에 도시된 바와 같이 SAM은 4개의 부분(4AU,4AL,4BU,4BL)으로 구성되어 SAM(4AU,4AL)과 SAM(4BU,4BL)은 각각 독립적으로 제어할 수 있도록 되어 있다. 즉, SAM(4AU,4AL)의 입력모드/출력모드의 전환과 SAM(4BU,4BL)의 입력모드/출력모드의 절환이 독립적으로 수행될 수 있는 것으로 한다.

그리고, SAM(4AU,4AL)에는 스폴리트셀렉터(6A ; split selector)가 접속되어 어느 하나를 선택적으로 입/출력부(88)에 접속시켜 준다. 이러한 구성에 있어서는 제3도에 도시된 바와 같은 256×2 구성의 SAM을 이용하면, 예컨대 SAM(4A)을 입력모드로 하고 SAM(4B)를 출력모드로 함으로써 SAM(4A)에서 끊임없이 데이타를 시리얼로 입력하고 SAM(4B)에서 끊임없이 데이터를 시리얼로 출력하는 FIFO(First-in First-out) 메모리로서 VRAM을 사용할 수 있게 된다. 더욱이, SAM(4A)과 SAM(4B)의 시리얼사이클을 제어하는 신호를 핀에서 완전히 별개로 해놓으면 SAM(4A)과 SAM(4B)은 완전히 비동기로 동작할 수 있게 되어 데이터전송속도가 다른 시스템간의 데이터전송 버퍼로서도 이용할 수 있게 된다. 이와 같이 256×2 구성의 SAM을 이용하면 VRAM에 다른 기능을 갖출 수 있게 된다.

또, 256×2, 128×의 양쪽 구성에 VRAM으로서 화면표시에 필요한 RAM으로 부터 SAM으로의 데이터 전송사이클수는, 어느 구성에서도 1회의 전송사이클에 전송할 수 있는 데이터수는 같으므로 변화는 없지만 전송사이클을 수행하는 타이밍은 양쪽에서 달라진다. 즉, 256×2의 구성에서는 SAM(4A,4B)에 전송할 필요가 있으므로 2사이클을 페어로 해서 SAM(4A,4B) 각각에 데이터를 전송시켜 놓을 필요가 있는 반면, 128×2의 구성에는 1회의 전송사이클에 SAM(4A,4B)에 전송되므로 분산시켜 전송하면 좋지만 256×2의 페어의 전송주기의 반정도의 주기로 전송할 필요가 있게 된다.

[발명의 효과]

이상 설명한 바와 같이 본 발명의 제1∼제3실시예에 따른 비디오메모리장치에 의하면, 어떤 부분RAM으로 부터의 입출력데이터의 1비트에 대해 그 부분 RAM에 접속된 복수의 단위 SAM으로부터 복수비트의 데이터가 입출력되도록 했으므로. 화면표시의 화소데이터를 1회의 시리얼사이클에 복수화소분 전송할 수 있게 되고, 그에 따라 화면표시사이클시간의 단축, 즉 고속화와 고선명화를 실현할 수 있게 된다.

그리고, 본 발명의 제2실시예에 따른 비디오메모리장치에 의하면, 열을 절환시키는 것만으로 RAM의 페이지모드에 대응시킬 수 있게 되어 고속처리를 실현할 수 있게 된다.

또, 본 발명의 제3실시예에 따른 비디오메모리장치에 의하면, 각 부분 RAM의 각 열에 각각 복수개의 부분 SAM을 접속시켰기 때문에 FIFO 메모리라던지 데이터전송속도가 다른 시스템간 데이터전송용 버퍼등과 같은 다른 기능을 갖출 수 있게 된다.

Claims

RAM(2)과 SAM(4A,4B)을 아울러 갖추고 있다. 상기 RAM(2)은 행어드레스 및 열어드레스를 지정함으로써 1비트데이터를 입출력되는 1어장의 부분RAM이 복수개 설치되어 복수어장을 갖는 것으로 구성되고, 상기 SAM(4A,4B)은 상기 각 부분RAM(2)과 데이터를 전송해서 데이터를 시리얼로 입출력하는 복수개의 단위 SAM으로 구성되며, 상기 각 부분RAM(2)에 각각 상기 단뒤 SAM이 복수개(4A,4B)접속되어 상기 부분 RAM(2)의 1비트 입출력에 대해 상기 각 부분 RAM(2)이 복수비트의 입출력을 행하도록 된 것을 특징으로 하는 비디오메모리장치.
제1항에 있어서, 상기 어떤 부분RAM에 대해 상기 어떤 복수개의 단위 SAM을 접속시킬 때 상기 어떤 부분RAM의 열을 상기 단위 SAM과 동수인 복수개의 열군으로 분할해서 그들 열군과 상기 복수개의 단위 SAM를 1 : 1로 접속시킨 것을 특징으로 하는 비디오메모리장치.
제1항에 있어서, 상기 어떤 부분RAM에 대해 상기 어떤 복수개의 단위 SAM를 접속시킬 때 상기 어떤 부분 RAM의 각 열을 상기 복수개의 단위 SAM각각에 대해 다중으로 접속시킨 것을 특징으로 하는 비디오메모리장치.