JPH035991A - ２重ポートｖｒａｍメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、半導体メモリに関し、詳細にいえば、ランダ
ムにアクセスできるメモリ・アレイ、及びメモリとの間
の逐次データ転送ができる逐次アクセス・レジスタを含
む、２重ポート・メモリに関する。このタイプの２重ポ
ート２次元的メモリは一般に、ビデオＲＡＭと呼ばれて
いる。

Ｂ、従来の技術及びその課題 本願で検討するタイプの２重ポート・メモリは、たとえ
ば、陰極線管に入力される描画データを記憶するために
使用される。描画データはメモリ内にイメージを書き込
んだり、あるいは更新するために、ランダムにアクセス
され、次いで、陰極線管上にイメージを生成するために
逐次アクセスされる。このタイプのメモリは、ビデオ・
カメラまたは他の走査装置により捕えられたイメージを
記憶したり、あるいはグラフィックス順序処理システム
により生成されるイメージを記憶するために使用できる
。

表示されるイメージは、多くの離散的画素すなわちビク
セルに分けられる。各ビクセルは出力表示装置上の物理
的位置を表わし、かっ色または特定のグレー階調を関連
付けることができる。イメージ及びグラフィックス・シ
ステムでは、表示装置のビクセルの各々は、メモリ装置
内に記憶された値により表わされる。表示装置のこのメ
モリ表示を通常、フレーム・バッファと呼ぶ。ＩＢＭ　
　５０８０グラフイツクス・システムなどの高分解能表
示装置は通常、１０２４Ｘ１０２４すなわち、１．０４
８，５７８ビクセルのイメージを有する。

各ビクセル値を１ないし２４、あるいはそれ以上のビッ
トにより表示することができ、したがって、イメージを
記憶するために非常に多くのメモリを必要とする。高速
メモリをこのように多重に必要とすること（現在の規準
によってさえ）は、グラフィックス・システム装置に利
用できる最高密度メモリ部品の使用を必要とする。通常
、ダイナミック・ランダム・アクセス・メモリ（ｒＤＲ
ＡＭＪ　）が、最高のメモリ密度を備えている。ビデオ
表示装置の走査パターン及び更新速度の特性は、さらに
高速なアクセス時間を必要とし、かつビデオ・モニタに
表示するために、記憶された値を走査する（ビデオ生成
回路による）ことと、フレーム・バッファの更新を分離
することを必要とする。

ビデオＲＡＭは、ダイナミックＲＡＭメモリの特殊な形
態である。これらは、グラフィックス・フレーム・バッ
ファの内容を画面に表示するとともに、グラフィックス
またはイメージ・プロセッサが新しいデータによってフ
レーム・バッファを更新できるようにするということを
同時に解決するように設計されている。ビデオＲＡＭは
、２つの入出力ポート（１つはランダム・アクセス用、
他は逐次アクセス用）、及び１つのアドレス・ポートを
含む。これらのメモリは、しばしば２重ポート・メモリ
と呼ばれる。行と列という標準ＤＲＡＭランダム・アク
セス・アレイに加えて、逐次アクセス・メモリ（ｒｓＡ
ＭＪ　）レジスタが、逐次入力及び出力をサポートする
た゛めに追加された。

このタイプのビデオＲＡＭは先行技術においては周知の
ものであり、たとえばディル（Ｄｉｌｌ）他の米国特許
明細書第４５４１０７５号は、このようなメモリ装置を
記載している。グラフィックスまたはイメージ・プロセ
ッサは、ランダム・アクセス・アレイに書き込むことに
より、フレーム・バッファを更新する。逐次アクセス・
メモリ（ＳＡＭ）レジスタはランダム・アクセス・アレ
イとは無関係に表示装置に対し、そのバッファの内容を
順次シフトするように設計されている。ランダム・アレ
イ及びＳＡＭが独立して動作しないのは、ＳＡＭにラン
ダム・アレイからの新しいデータをロードする必要があ
るときだけである。ＳＡＭへのローディングは、ランダ
ム・アレイの１行全部をＳＡＭの中にコピーする読取り
データ転送と呼ばれる特別なメモリ・サイクルを実行す
ることにより行なわれる。外部制御装置はデータを、Ｓ
ＡＭからビデオ・モニタを更新する回路へ順次クロック
することができる。ＳＡＭのクロック速度は通常、標準
ランダム・アクセス・サイクルより３−４倍高速である
。

第２の生成ＶＲＡＭを、ランダム・アクセス・メモリの
行の半分をＳＡＭの半分の中に転送するとともに、ＳＡ
Ｍの半分を表示装置に対して走査する機能によって拡張
した。これは、分割行転送と呼ばれる。Ｏ３Ｆと呼ばれ
る出力状況ビンが通常、走査されているＳＡＭの半分を
表示するために設けられる。

分割行転送は、逐次アクセス・メモリと、ＳＡＭをロー
ドするために使用される読取りデータ転送工程の間の厳
しいタイミング許容範囲の問題を解決する。標準読取り
データ転送が行なわれる場合、行全体がランダム・アレ
イからＳＡＭにコピーされる。これが、逐次クロック（
「ＳＣ」）がデータをＳＡＭの外に走査する間に行なわ
れる場合、データ転送（ｒＤＴＪ　）ビンとＳＣビンと
の間に厳しいタイミングの要件が存在し、古い行データ
から新しい行データへの所望の切換え点を確保する。逐
次クロックの速度及びＳＡＭの非同期（独立）性のため
に、ＤＴビンの適正な制御は困難である。分割行転送は
この問題を解決するために設計されている。逐次クロッ
クがＳＡＭの下半分からデータを走査している間、分割
行データ転送がＳＡＭの上半分で行なわれ、またその逆
も行なわれる。ＳＣ及びＤＴの間の厳しいタイミングの
調整は、もはや必要なくなる。ＳＡＭとランダム・アレ
イの間の操作は、はとんど完全に分離される。

読取りデータ転送及び分割読取りデータ転送の両方が行
なわれている間１行アドレスは行（あるいは部分行）を
選択し、ＳＡＭに転送する。列アドレスはＳＡＭ内で開
始アドレス・ポインタまたはタップ・ポインタとして使
われる。このアドレスは、Ｓ・・ＡＭがデータを走査し
はじめる所を表示する。分割行転送のために、ＳＡＭの
第２の半部は独立したタップ・アドレスを有している。

本ＶＲＡＭは、タップ・アドレスでＳＡＭからのシフト
を開始し、ＳＡＭ半部の境界に到達したときにのみ、Ｓ
ＡＭの第２半部からのシフトに切り換わる。タップ・ア
ドレスの使用は、先行技術、たとえば米国特許明細書第
４８３３４１１号に記載されている。

分割行転送はＶＲＡＭの逐次側のタイミングから、ＶＲ
ＡＭのランダム・アクセスのタイミングを分離する段階
である。現在の分割行転送機構はデータをシフトするた
めに開始点を選択するものであるが、ＳＡＭの半分から
のシフトを停止し、ＳＡＭの他の半分からのシフトを始
める時期を選択するための手段を提供するものではない
。ＶＲＡＭ行を表示装置の複数の走査線に分解するフレ
ーム・バッファ構成のために、分割行転送の宵月性が無
効となる。開始アドレス後のＳＡＭの一部分のみを走査
するための唯一の方法は、データの新しい行で読取りデ
ータ転送を行なうことである。

この場合、ＤＴ及びＳＣのタイミング制限が効力がある
。分割行転送を効果的に使用するために、ＳＡＭの走査
が半部を切り換え、第２のタップ・アドレスで開始する
点を選択するための機構が存在しなければならない。本
発明の目的は、このレジスタ切換点を選択する機能を提
供することである。

Ｃ０課題を解決するための手段 本発明は、走査される逐次アクセス・メモリＳＡＭの半
部の外部からの選択を容易にするＳＡＭレジスタを実現
することに関する。制御ピンは、ＳＡＭのどの半部が活
動状態であるかを選択する。

ＳＡＭの一方の半部が走査されている間、データ行の新
しい部分がｖＳＡＭの非活動状態にある半部にロードさ
れる。本発明の好ましい実施例は、分割レジスタ選択（
ＳＲ８）入力制御ビンを、ＱＳＦビンすなわち出力状態
ビンの機能の代わりに使用する。ＳＲＳピンのレベルあ
るいは遷移が、ＳＡＭにＳＡＭの現在活動状態にある半
部を走査することを停止させ、タップ・アドレスで始ま
るＳＡＭの他方の半部の走査を開始させる。好ましい実
施例をＳＡＭの２つの半部に関して説明するが、ＳＡＭ
を幾つかのサブセット部分に分割し、同様に制御するこ
とができる。

Ｄ、実施例 Ｖ　ＲＡ　Ｍ　ｉｔ拡張されたＤＲＡＭである。ＶＲＡ
ＭのＤＲＡＭ部分は、周知のＤＲＡＭデバイスと類似し
た態様で動作する。ＤＲＡＭ部分を第１Ａ図に示す。ビ
ンを節減するために、行と列のアドレスがアドレス線１
０２上で多重化されている。

制御信号ＲＡＳ　１０５及びＣＡＳ１０７は、入力ピン
上のアドレスを、行アドレス・ラッチ１０４あるいは列
アドレス・ラッチ１０６のいずれかにラッチする時期を
、（制御論理装置１０３によって）決定する。これらの
ラッチされたアドレスは列復号器１０８及び行復号器１
１０により復号され、ＤＲＡＭアレイ１１２のメモリ・
セルの１つをポイントする。このセルは、たとえば、８
データ入出力線Ｄｏ−Ｄ７　１１４を用いて、読取りあ
るいは書込みを行なうために選択される。

第１Ｂ図はＤＲＡＭをＶＲＡＭにする追加回路である。

この回路の主要な要素は、逐次アクセス・メモリ・レジ
スタ（ｒｓＡＭＪ　）とも呼ばれる低及び高データ・レ
ジスタ１２０．１２２である。

好ましい実施例においては、各々が１０２４の要素行で
ある４メガピツ）ＶＲＡＭそれぞれ５１２列の２つのグ
ループに分解されている。各グループの選択は、ラッチ
された列アドレス１０６の最高位ビットにより行なわれ
る。ＳＡＭポートは５１２列の幅であり、−時に列の１
つのグループに接続されるだけである。（４メガビット
ＶＲＡＭを検討するが、本発明はＶＲＡＭの何らかの特
定な密度または構成に制限されるものではない。）２つ
の部分からなる回路が、ＳＡＭの操作をサポートするた
めに必要である。一方は転送ゲート１２４．１２θであ
る。これらのゲートはデータ転送動作中に、選択された
行をＳＡＭレジスタに結合するために使用される。デー
タ転送は、ＤＲＡＭアレイ１１２の行の間のデータをＳ
ＡＭレジスタ１２０．１２２に転送する特別なＶＲＡＭ
サイクルである。データ転送サイクル中、行アドレス１
０４が、どの行を転送するのかを選択するために使用さ
れる。グループ内のすべての列が転送されるので、列ア
ドレスは必要なく、ラッチされない。その代わり、列ア
ドレスは、ＳＡＭアドレス・ラッチ１２８内にラッチさ
れ、ＳＡＭに対して開始アドレス、あるいはタップとし
て使われる。

ＳＡＭは順次逐次ポートであるから、アドレッシングが
カウンタにより生成される。ＳＡＭアドレス・ラッチは
開始アドレスをセットするために、ＳＡＭアドレス・カ
ウンタ１３０にロードされる。

以降の各逐次クロック・サイクル５Ｃ１３２が、カウン
タをクロックし、逐次データ入出力線、５Ｄｏ−３Ｄ７
　１３８上にデータを供給するために、（ＳＡＭ復号器
１３４によって）次のレジスタ位置をポイントする。

第１世代のＶＲＡＭに対する拡張の１つは、他の半部と
は無関係に、ＳＡＭの半部で作動する能力である。第２
世代のＶＲＡＭは、スプリット・データ転送と呼ばれる
他の特別なサイクルを追加した。このサイクルは、選択
した５１２の列を２５６列の２つの部分に分解する。２
５６列の各半部は、他の半部と無関係にＳＡＭにロード
することができる。ＳＡＭの各半部は、それ自身のタッ
プ・アドレスも有している。このＶＲＡＭは、ＳＡＭの
どの半部が、状況出力ＱＳＦにより活動的にアドレスさ
れるかを示す。このＶＲＡＭはタップ・アドレスから始
まり、たとえば２５５あるいは５１１で境界に達するま
で増加を続ける。この点で、新しいタップ・アドレスが
ＳＡＭアドレス・ラッチからロードされ、ＱＳＦが切り
換わる（すなわち、高い方から低い方へ、あるいは逆に
）。

多くのＳＡＭアドレス・カウンタ１３０の構成を、ＳＡ
Ｍアドレスを生成するために使用することができる。こ
のような１つの方法は、各々が２５６アドレスを生成す
る２つの８ビツト・カウンタを設けることである。カウ
ンタの１つは、０から５１０までの偶数アドレスを生成
する。第２のカウンタは、１から５１１までの奇数アド
レスを生成する。アドレスを供給するための奇数または
偶数カウンタの選択は、ＳＡＭアドレス・ラッチの９番
目のビットにより行なわれる。このタイプのカウンタを
、第２図に示す。

第２図に示したカウンタは、ＳＡＭアドレスを生成する
ために使用される２つのカウンタの一方を表す。ＳＡＭ
アドレス・ラッチ１２８からの開始ポイントすなわちタ
ップ・アドレスは、線１４０のカウンタを初期化するた
めに、カウンタにロードされる。カウンタは制御論理回
路１０３により生成されるクロック信号１４２により増
加される。

事前復号器１４４．１４８、！４８及び１５０の各々は
、４ビツトを次のＳＡＭアドレス復号ステージにもたら
す。好ましい実施例はこの形式の２重カウンタを用いて
いるが、本発明は、この形式のカウンタを用いた実施形
態に限定されるものではない。たとえば、９ビツト・ア
ドレス全体を生成する１つのカウンタも使用することが
できる。

本発明の好ましい実施例は、入力制御ビン５Ｒ８１８０
すなわちスプリット・レジスタ選択を、ＱＳＦ状態出力
の代わりに使用することを提案する。本発明は、利用で
きる入力及び出力ビンの総数を制限するパッケージング
の限界のために、新しい制御ビンを追加するのではなく
、ビンを代わりに使用しようというものである。本発明
は、特別なＳＲ８制御ビンを追加するだけで、充分に実
現することができる。ＳＡＭレジスタの他の半部のタッ
プ・アドレスへのジャンプに対する制御が、ＳＡＭアド
レス・カウンタ１３０のローディングを制御するために
、ＳＲ８を用いて実施される。

信号ＬＤＳ１８１は、カウンタに線１４０のデータをロ
ードさせる。本発明は、したがって、ＳＡＭ半部の境界
の端部に到達する前に、ＳＡＭ内の停止点あるいは切換
点を選択するための手段を提供する。好ましい実施例で
は、ＳＲ８信号は、ＳＡＭの一方の半部の端部で切換え
を生じる制御信号ＣＮＴＯ１８２でＯＲ演算される。Ｏ
Ｒ演算は、ＳＲ８がＳＲ８機能を使用しないＶＲＡＭサ
イクル中に非活動状態に保持されるのであれば、先行技
術のＶＲＡＭが正常に機能するのと同様に、ＶＲＡＭが
機能することを示す。

第３図は、アーキテクチャの概念的な表示（ａ）、及び
ＳＲＳの使用を示すタイミング・ダイヤグラム（ｂ）を
示している。図の上部（ａ）は、ＤＲＡＭアレイ１１２
ならびにＳＡＭレジスタ１２０及び１２２の図である。

ＤＲＡＭアレイは、４つのセグメント２１０．２１２．
２１４、及び２１８に分けられている。ＳＡＭセクショ
ンに入るクロック信号１３２が示されている。第３図の
下部（ｂ）は、タイミング・ダイヤグラムを示している
。逐次クロック１３２のパルスは上に示されており、Ｓ
Ｃ１、Ｓ０２などとして示される高い値を有している。

ＳＲ８信号１８０の値は、下の部分の中間に示されてい
る。「データ」という一番下の部分は、線１３６の逐次
アクセス・メモリからデータが転送されていることを示
す。パルスＳＣＩに引き続き、ＳＡＭレジスタ（ＩＬ）
の下部からのデータ・バイト１が転送される。この後、
逐次クロック１３２の次のパルスに対して、データ・バ
イト２Ｌ、３Ｌ、及び４Ｌの転送が行なわれる。次の逐
次クロック・パルス４、ＳＣ４に引き続き、ＳＲ８信号
１８０が低い値から高い値へ変わる。これは、ＳＡＭカ
ウンタ１３０にＳＡＭアドレス・ラッチ１２８からの新
しいタップ・アドレスを再度ロードし、以降のデータを
高データ・レジスタ１２２から出力させる。したがって
、次の逐次クロック・パルス５．６などに引き続いて、
データ出力はＩＨ１２Ｈなどとなる。第３図に示すよう
に、好ましい実施例は、高い値を保持するために、ＳＲ
８信号１８０を必要としない。

カウンタのジャンピングあるいは再ローデイングが、低
い値から高い値へＳＲ８信号の変化に基づいて発生する
。アドレス・ローディングが発生すると、ＳＲ８をいつ
でも低い値に戻すことができる。高いデータ・レジスタ
から低いデータ・レジスタへのシフトは、５Ｒ８１８０
を再び高い値にすることにより生じる。

上記の実施例において、データは、逐次アクセス・メモ
リに転送するためのＤＲＡＭアレイの行の間の１つの行
の一部分として選択される。しかし、データを逐次アク
セス・メモリに転送される列の一部分として選択、上記
と同じ効果を得ることができる。さらに、データを１行
あるいは１列の特定の部分として説明してきたが、ここ
で説明したものよりも多いあるいは少ない部分に分ける
ことができる。たとえば、本発明が、１行の１７４を逐
次アクセス・メモリの１７２の中にロードするが、他の
実施例では、１行の１／２あるいは１行の１７８をロー
ドすることができる。さらに、追加された多くの逐次ア
クセス・レジスタヲ、本実施例で示された２つのレジス
タの代わりに用いることもできる。したがって、３つ以
上の逐次アクセス・メモリを提供し、上記と同じ効果を
得ることができる。

Ｅ６発明の効果 本発明により、走査される逐次アクセス・メモリの半部
を外部から容易に選択することができるようになった。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は、本発明によるビデオＲＡＭの
ブロック図である。 第２図は、本発明を実施するために用いられたカウンタ
の１つを示すブロック図である。 第３図は、ＶＲＡＭメモリの概略図、及び、本発明の好
ましい実施例の作動を示すタイミング・ダイヤグラムで
ある。

Claims (2)

【特許請求の範囲】
1. （１）各々が行及び列入力によってランダムにアクセス
   され、該行及び列の位置におけるデータの読取りまたは
   書込みを可能とする複数個のメモリ要素を有するメモリ
   ・アレイと、 各々が前記メモリ要素の行または列のデータの指定され
   た部分を並列に選択的にアクセスし、かつ各々がデータ
   の前記指定部分をクロック信号と同期して逐次出力する
   出力ポートに選択的につながれる２つまたはそれ以上の
   逐次アクセス・メモリ手段と、 データの前記指定部分の第１要素が前記逐次アクセス・
   メモリの１つから出力されることを示す外部タップ・ア
   ドレスを受け取るアドレス・ラッチ手段と、 データを前記逐次アクセス・メモリ手段の現行のものか
   ら出力させるためのアドレス信号を生成し、前記アドレ
   ス・ラッチ手段内のアドレスによって初期化され、かつ
   前記クロック信号に応じて前記アドレスを増加させるア
   ドレス・カウンタ手段と、 前記アドレス・カウンタ手段に新しい初期アドレスを前
   記アドレス・ラッチ手段からロードさせ、これによって
   前記逐次アクセス・メモリの前記の現行のものからの前
   記逐次出力が終了し、逐次出力が前記の２つまたはそれ
   以上の逐次アクセス・メモリの異なるものから始まる、
   前記アドレス・カウンタ手段に接続された外部信号手段
   と、を含む２重ポート・メモリ。
2. （２）行及び列に配置されているメモリ要素を有する半
   導体メモリ・アレイからデータを逐次アクセスする方法
   であって、 メモリ要素の行を選択するために、行アドレスを復号し
   、 逐次アクセス・メモリ・アドレス・カウンタにアドレス
   のロードを行なうための信号を出し、前記の選択された
   行内のメモリ要素の一部を第１逐次アクセス・メモリ、
   レジスタにデータ転送し、 タップ、アドレスを逐次アクセス・アドレス・ラッチに
   ロードし、 前記の選択された行内のメモリ要素の第２の部分を第２
   逐次アクセス・メモリ・レジスタにデータ転送し、 前記タップ・アドレスから始まる前記データを逐次出力
   するために、前記第１逐次アクセス・メモリ・レジスタ
   に記憶されているデータのシフトを開始するように前記
   第１逐次アクセス・メモリ・レジスタを制御し、 前記第２タップ・アドレスをロードするため前記逐次ア
   クセス・メモリ・カウンタに信号を出し、これによって
   前記制御することが前記第２逐次アクセス・メモリ・レ
   ジスタをシフトさせ、前記第２逐次アクセス・メモリ・
   レジスタに記憶されているデータのシフトを開始させて
   、前記第２タップ・アドレスから始まる前記データを逐
   次出力させ、 前記第１及び第２逐次アクセス・メモリ・レジスタの間
   で交互に前記ローディング及び信号発生のステップを反
   復して、データを前記タップ・アドレスから、各逐次ア
   クセス、メモリ・レジスタの前記信号発生点へ逐次出力
   する、 ことを含むデータ・アクセス方法。