JPH02113489A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
画像メモリとして用いられるマルチポートＲＡＭ　（ラ
ンダムアクセスメモリ）等に利用して特に有効な技術に
関するものである。

〔従来の技術〕

画像システムにおいて、文字あるいは図形等をデイスプ
レィ装置に表示するための画像メモリ（フレームバッフ
ァメモリ）がある、また、記憶データを１ビット又は複
数ビット単位でランダムに入出力するランダムアクセス
ポートと、記憶データをワード線単位でシリアルに入出
力するシリアルアクセスポートとを備え、上記画像メモ
リとして用いられるマルチボートＲＡＭ　（デュアルポ
ートＲＡＭ）がある。

マルチボートＲＡＭについては、例えば日経マグロウヒ
ル社発行の１９８６年３月２４日付「日経エレクトロニ
クス」の２４３頁〜２６４頁に記載されている。

〔発明が解決しようとする課題〕

第４図には、上記に記載される従来のマルチボートＲＡ
Ｍを用いた画像システムの接続図が示されている。同図
において、マルチボートＲＡＭ　（ＭＰＲＡＭ）は、画
像処理装置ＧＰＵによって統轄され、例えばロウアドレ
スストローブ信号ＲＡＳがロウレベルとされることで起
動され、このときデータ転送制御信号ＤＴ１０Ｒがロウ
レベルとされていることでシリアル出力される記憶デー
タの読み出し転送モードを識別する。そして、上記デー
タ転送制御信号ＤＴ１０Ｅがハイレベルに戻された時点
で、ワード線単位で読み出された記憶データをシリアル
アクセスポートＳＡＰのデータレジスタに転送する。

画像処理装置ＧＰＵには、デイスプレィ装置ＤＰＬＹか
ら、水平同期信号Ｈ３ＹＣ及び垂直同期信号ｖｓｙｃが
供給される０画像処理装置ＧＰＵは、上記データ転送制
御信号「下／万百を、上記水平同期信号Ｈ３ＹＣに従っ
て形成し、またワード線を指定するアドレス信号ＡＯ−
Ａｔを上記水平同期信号Ｈ３ＹＣ及び垂直同期信号ｖｓ
ｙｃに従って形成しなくてはならない。このことは、デ
イスプレィ装置ＤＰＬＹのトントレードが高速化される
にしたがって、画像処理装置ＧＰＵの処理負担を増大さ
せ、結果的に上記ドツトレートの高速化を制限する一因
となる。

この発明の目的は、制御の簡素化を図ったマルチボー）
ＲＡＭ等の半導体記憶装置を提供することにある。この
発明の他の目的は、画像処理装置の処理負担を軽減し、
トントレードの高速化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明Ｉｌ［Ｉｔの記述及び添付図面から明らかになる
であろう。

〔課題を解決するための手段〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
マルチポートＲＡＭ等にワード線を順次指定するアドレ
スカウンタを設け、マルチボー）ＲＡＭ等とデイスプレ
ィ装置を画像処理装置を介さずに直接接続する。そして
、デイスプレィ装置から供給される水平同期信号に従っ
てシリアルアクセスポートに対する読み出しデータの転
送とカラム系選択回路の初期化ならびに上記アドレスカ
ウンタの歩進動作を、また垂直同期信号に従って上記ア
ドレスカウンタの初期化を、それぞれ自律的に行うもの
である。

〔作　用〕

上記手段によれば、マルチポートＲＡＭ等のシリアル出
力に関するアドレス制御や読み出しデータの転送制御を
簡素化し、マルチポートＲＡＭ等とデイスプレィ装置を
直接接続できるため、画像処理装置の処理負担を軽減し
、画像システムのトントレードをさらに高速化できる。

〔実施例〕

第１図には、この発明が通用されたマルチポートＲＡＭ
　（ＭＰＲＡＭ＞の一実施例のブロック図が示されてい
る。また、第３図には、第１図のマルチポートＲＡＭを
用いた画像システムの一実施例の接続図が示されている
。これらの図に従って、まずこの実施例のマルチポー）
ＲＡＭの構成と動作の概要について説明する。なお、第
１図の各回路ブロックを構成する回路素子は、公知の半
導体集積回路の製造技術によって、特に制限されないが
、単結晶シリコンのような１個の半導体基板上において
形成される。

第３図において、画像システムは、特に制限されないが
、画像処理装置ＧＰＵとマルチポートＲＡＭ及びデイス
プレィ装置ＤＰＬＹを含む、マルチポートＲＡＭは、後
述するように、記憶データを４ビット単位でランダムに
入出力するランダムアクセスポートＲＡＰと、記憶デー
タをワード線単位でシリアルに出力するシリアルアクセ
スポートＳＡＰとを含む、このうち、ランダムアクセス
ポートＲＡＰには、特に制限されないが、画像処理装置
ＧＰＵから、ロウアドレスストローブ信号Ｔτ丁、カラ
ムアドレスストローブ信号ｃＡｓ及びライトイネーブル
信号ＷＥが供給され、またアドレス信号線ＡＯ−Ａｔを
介して、ｉ＋ｌビットのＸアドレス信号ＡＸＯ〜ＡＸｉ
及びＹアドレス信号ＡＹＯ〜ＡＹｉが時分割的に供給さ
れる。ランダムアクセスポートＲＡＰは、特に制限され
ないが、画像処理装置ＧＰＵに対してＲＡＰイネーブル
信号ＲＥＮを選択的に供給する。さらに、画像処理装置
ＧＰＵとランダムアクセスポートＲＡＰとの間には、記
憶データをランダムに入出力するためのランダム入出力
信号線Ｒ１００〜ＲＩＯ３が設けられる。

一方、マルチポートＲＡＭのシリアルアクセスポートＳ
ＡＰには、上記画像処理装置ＧＰＵからシリアルクロッ
ク信号ＳＣが供給され、またデイスプレィ装置ＤＰＬＹ
から水平同期信号Ｈ３ＹＣ及び垂直同期信号ｖｓｙｃが
供給される。シリアルアクセスポートＳＡＰからシリア
ルに出力される記憶データは、シリアル出力信号線８０
０〜Ｓ０３を介して、デイスプレィ装置ＤＰＬＹに伝達
される。ここで、上記シリアルクロック信号ＳＣは、デ
イスプレィ装置ＤＰＬＹのトントレードに適合され、上
記ランダム入出力信号線Ｒ１００〜ＲＩＯ３ならびにシ
リアル出力信号線ＳｏＯ〜Ｓ０３を介して入出力される
記憶データは、例えばカラーコードの各ビットに対応付
けられる。

マルチポー）ＲＡＭのランダムアクセスポートＲＡＰは
、第１図に示されるように、メモリアレイＭＡＲＹを基
本構成とする。メモリアレイＭＡＲＹは、特に制限され
ないが、同図の垂直方向に平行して配置されるｍ＋１本
のワード線ＷＯ〜Ｗｍと、水平方向に平行して配置され
るｎ＋１組の相補データ線ならびにこれらのワード線及
び相補データ線の交点に格子状に配置される（ｍ＋ｌ）
Ｘ　（ｎ＋１）個のダイナミック型メモリセルとを含む
。この実施例において、メモリアレイＭＡＲＹを構成す
るワード線の数ｍ＋１は、デイスプレィ装置ＤＰＬＹの
水平走査線と同数とされ、相補データ線の数ｆｉ＋ｌは
、各水平走査線に設けられる画素数と同数とされる。

メモリアレイＭＡＲＹを構成するワード線ＷＯ〜Ｗｍは
、ロウアドレスデコーダＲＡＤに結合され、択一的に選
択状態とされる。

ロウアドレスデコーダＲＡＤには、特に制限されないが
、アドレスマルチプレクサＡＭＸからｉ＋１ビットの内
部アドレス信号ｘＯ〜ｘｉが供給され、ＲＡＰ用タイミ
ング発生回路ＲＴＧからタイミング信号φＸが供給され
る。

ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記内部アドレス信号ｘＯ〜ｘｉをデコードし
、メモリアレイＭＡＲＹの対応する１本のワード線をハ
イレベルの選択状態とする。

アドレスマルチプレクサＡＭＸの第１の入力端子には、
特に制限されないが、リフレッシュアドレスカウンタＲ
ＦＣから内部アドレス信％　ｒ　ｘ　Ｏ〜ｒｘｉが供給
される。また、その第２の入力端子には、ロウアドレス
バッファＲＡＢから内部アドレス信号ａｘＱ〜ａｘｉが
供給され、その第３の入力端子には、ＳＡＰ用アドレス
カウンタＳＡＣから内部アドレス信号ｓｘＱ〜ｓｘｉが
供給される。アドレスマルチプレクサＡＭＸには、さら
にＲＡＰ用タイミング発生回路ＲＴＧから、タイミング
信号φｒｆとφｒｐ及びφｓｐが選択制御信号として供
給される。ここで、タイミング信号φｒｒは、マルチボ
ートＲＡＭがリフレッシュモードとされるとき、選択的
にハイレベルとされる。

また、タイミング信号φｒｐ及びφ３ｐは、マルチポー
トＲＡＭがランダムアクセスモード又は読み出し転送モ
ードとされるとき、それぞれ選択的にハイレベルとされ
る。

アドレスマルチプレクサＡＭＸは、上記タイミング信号
φｒｆがハイレベルとされるとき、内部アドレス信号ｒ
ｘＯ〜ｒｘｉを選択し、上記内部アドレス信号ｘＯ〜ｘ
ｉとしてロウアドレスデコーダＲＡＤに供給する。また
、上記タイミング信号φｒｐあるいはφｓｐがハイレベ
ルとされるとき、内部アドレス信号ａｘＱ−ａｘｉある
いは３ｘＯ〜ｓｘｉをそれぞれ選択し、上記内部アドレ
ス信号ｘＯ〜ｘｉとする。

リフレッシュアドレスカウンタＲＦＣは、マルチポート
ＲＡＭがリフレッシュモードとされるとき、ＲＡＰ用タ
イミング発生回路ＲＴＧから供給されるタイミング信号
φｒｃに従って歩進動作を行い、上記内部アドレス信号
ｒ　ｘ　Ｏ−％−ｒ　ｘ　ｉを形成する。

ロウアドレスバッファＲＡＢは、マルチポートＲＡＭが
ランダムアクセスモードとされるとき、外部端子ＡＯ−
Ａｔを介して時分割的に供給されるＸアドレス信号ＡＸ
Ｏ〜ＡＸｉを、ＲＡＰ用タイミング発生回路ＲＴＧから
供給されるタイミング信号φａｒに従って取り込み、保
持する。そして、これらのＸアドレス信号をもとに、上
記内部アドレス信号ａｘＱ−ｍａｘｉを形成する。

ＳＡＰ用アドレスカウンタＳＡＣには、ＳＡＰ用タイミ
ング発生回路ＳＴＧからタイミング信号φｓｃ（第２の
クロック信号）及びφｓｒ（第２のリセット信号）が供
給される。ここで、タイミング信号φｓｃは、後述する
ように、デイスプレィ装置ＤＰＬＹから供給される水平
同期信号Ｈ３ＹＣに従って形成され、タイミング信号φ
ｓｒは、垂直同期信号ｖｓｙｃに従って形成される。Ｓ
ＡＰ用アドレスカウンタＳＡＣは、上記タイミング信号
φｓｃに従って歩進動作を行い、上記内部アドレス信号
ｓｘＯ〜ｓｘｉを形成する。また、ＳＡＰ用アドレスカ
ウンタＳＡＣは、上記タイミング信号φｓｒに従って初
期状態とされ、その計数値が全ビット論理“０゛とされ
る。

上記ロウアドレスデコーダＲＡＤとアドレスマルチプレ
クサＡＭＸならびにリフレッシュアドレスカウンタＲＦ
Ｃ，ロウアドレスバッファＲＡＢ及びＳＡＰ用アドレス
カウンタＳＡＣは、マルチボー）ＲＡＭのロウ系選択回
路を構成する。

一方、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、カラムスイッチＣ８Ｗの対応する
スイッチＭＯ３ＦＥＴ対に結合され、さらにＲＡＰ用共
通データ線ＲＣＤＯＮＲＣＤ３に４組ずつ選択的に接続
される。また、その他方において、センスアンプＳＡの
対応する単位増幅回路に結合され、さらにシリアルアク
セスボートＳＡＰのデータレジスタＤＲの対応するラン
チに結合される。

カラムスイッチＣ８Ｗは、メモリアレイＭＡＲＹの各相
補データ線に対応して設けられるｎ＋１組のスイッチＭ
Ｏ５ＦＥＴ対によって構成される。

これらのスイッチＭＯ３ＦＥＴ対の一方は、メモリアレ
イＭＡＲＹの対応する相補データ線に結合され、その他
方は、ＲＡＰ用共通データ線ＲＣＤＯ〜ＲＣＤ３に４組
ずつ交互に共通結合される。

カラムスイッチＣ８Ｗの隣接する４組のスイッチＭＯ３
ＦＥＴ対のゲートは、それぞれ共通結合され、カラムア
ドレスデコーダＣＡＤから対応するデータ線選択信号が
供給される。これにより、カラムスイッチＣ３Ｗは、上
記データ線選択信号が択一的にハイレベルとされること
で、メモリアレイＭＡＲＹの対応する４組の相補データ
線を、ＲＡＰ用共通データ線ＲＣＤＯ−ＲＣＤ３に選択
的に接続する機能を持つ。

カラムアドレスデコーダＣＡＤには、特に制限されない
が、カラムアドレスバッファｃＡＢからｔ　＋ｌヒント
の内部アドレス信号ａｙＱ−ａｙｌが供給され、ＲＡＰ
用タイミング発生回路ＲＴＧからタイミング信号φｙが
供給される。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、上記内部アドレス信号ａｙＱ〜ａｙｉをデ
コードし、対応する上記データ線選択信号を択一的にハ
イレベルの選択状態とする。

カラムアドレスバッファＣＡＢは、外部端子ＡＯ〜Ａｉ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ〜
ＡＹｉを、ＲＡＰ用タイ文ング発生回路ＲＴＧから供給
されるタイミング信号φａＣに従って取り込み、保持す
る。そして、これらのＹアドレス信号をもとに、上記内
部アドレス信号ａｙＱ〜ａｙｉを形成する。

センスアンプＳＡは、メモリアレイＭＡＲＹの各相補デ
ータ線に対応して設けられるｆｉ＋１個の単位増幅回路
を含む、これらの単位増幅回路は、ＲＡＰ用タイミング
発生回路ＲＴＧから供給されるタイミング信号φｐａに
従って、選択的に動作状態とされる。この動作状態にお
いて、センスアンプＳＡの各単位回路は、メモリアレイ
ＭＡＲＹの選択されたワード線に結合されるｎ＋１個の
メモリセルから対応する相補データ線に出力される微小
読み出し信号を増幅し、ハイレベル又はロウレベルの２
値読み出し信号とする。これらの２値読み出し信号は、
タイミング信号φｄｔが一時的にハイレベルとされるこ
とで、データレジスタＤＲの対応するランチに取り込ま
れる。

ＲＡＰ用共通データ線ＲＣＤＯ〜ＲＣＤ３は、ＲＡＰ用
データ入出力回路ＲＩＯの対応するデータ入力バッファ
の出力端子にそれぞれ結合され、さらに対応するデータ
出力バッファの入力端子にそれぞれ結合される。

ＲＡＰ用テータ入出力回路ＲＩＯは、ＲＡＰ用共通デー
タ線ＲＣＤＯ〜ＲＣＤ３に対応して設けられる４個のデ
ータ入力バッファ及びデータ出力バッファを含む、この
うち、データ入力バッファには、特に制限されないが、
ＲＡＰ用タイミング発生回路ＲＴＧからタイミング信号
φＷが共通に供給され、データ出力バッファには、タイ
ミング信号φｒｏが共通に供給される。

ＲＡＰ用データ入出力回路ＲＩＯの各データ入力バッフ
ァは、マルチボートＲＡＭがランダム書き込みモードで
選択状態とされ、上記タイミング信号φＷがハイレベル
とされることで、選択的に動作状態とされる。この動作
状態において、各データ入力バッファは、ＲＡＰ用デー
タ入出力端子Ｒ１００〜ＲＩ０３を介して供給される書
き込みデータに従った相補書き込み信号を形成し、対応
するＲＡＰ用共通データ線ＲＣＤＯ〜ＲＣＤ３に伝達す
る。一方、ＲＡＰ用データ入出力回路Ｒ１Ｏの各データ
出力バッファは、マルチボートＲＡＭがランダム読み出
しモードで選択状態とされ、上記タイミング信号φｒｏ
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、各データ出力バッファは、
メモリアレイＭＡＲＹの選択されたメモリセルから対応
するＲＡＰ用共通データ線ＲＣＤＯ〜ＲＣＤ３を介して
伝達される２値読み出し信号を、さらに増幅し、対応す
るＲＡＰ用データ入出力端子Ｒ１００〜Ｒ１０３を介し
て送出する。

ＲＡＰ用タイミング発生回路ＲＴＧには、画像処理装置
ＧＰＵから、ロウアドレスストローブ信号ＲＡＳ、カラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥが供給され、ＳＡＰ用タイミング発生回路ＳＴ
Ｇから、内部制御信号ｓｙｃが供給される。ＲＡＰ用タ
イミング発生回路ＲＴＧは、これらの制御信号ならびに
内部制御信号をもとに、上記各種のタイミング信号を形
成し、ランダムアクセスポートＲＡＰの各回路に供給す
る。また、上記内部制御信号ｓｙｃをもとに、ＲＡＰイ
ネーブル信号ＲＥＮを形成し、画像処理装置ＧＰＵに供
給する。このＲＡＰイネーブル信号ＲＥＮは、後述する
ように、水平同期信号Ｈ３ＹＣ又は垂直同期信号ｖｓｙ
ｃがハイレベルとされるとき、シリアルアクセスポート
ＳＡＰによるシリアル出力動作が中断され、かつ読み出
し転送モード及びリフレッシュモードが終了した時点で
、選択的にロウレベルとされる０画像処理装置ＧＰＵは
、ＲＡＰイネーブル信号ＲＥＮがロウレベルとされるこ
とで、マルチポートＲＡＭのランダムアクセスポートＲ
ＡＰがアクセス可能な状態であることを識別する。

一方、マルチポートＲＡＭのシリアルアクセスポートＳ
ＡＰは、第１図に示されるように、データレジスタＤＲ
とデータセレクタＤＳＬ及びポインタＰＮＴを含む。

データレジスタＤＲは、メモリアレイＭＡＲＹの各相補
データ線に対応して設けられるｎ＋１個のラッチを含む
。これらのラッチの入出力ノードは、その一方において
、対応する転送用スイッチＭＯＳＦＥＴを介してセンス
アンプＳＡの対応する単位増幅回路に結合され、さらに
メモリアレイＭＡＲＹの対応する相補データ線に結合さ
れる。

また、その他方において、データセレクタＤＳＬの対応
する出力用スイッチＭＯ３ＦＥＴを介して、ＳＡＰ用共
通データ線５ＣＤＯ〜５ＣＤ３に選択的に接続される。

データレジスタＤＲの上記転送スイッチＭＯ３ＦＥＴに
は、ＲＡＰ用タイミング発生回路ＲＴＧから、タイミン
グ信号φｄｉが供給される。このタイミング信号φｄｔ
は、後述するように、マルチポートＲＡＭが読み出し転
送モードとされるとき、ワード線が選択動作が終了しこ
のワード線に結合されるメモリセルの２値読み出し信号
が対応する相補データ線上に確立される時点で、−時的
にハイレベルとされる。その結果、これらの２値読み出
し信号が、データレジスタＤＲの対応するラッチに取り
込まれ、保持される。

データセレクタＤＳＬは、上記カラムスイッチＣ８Ｗと
同様な構成とされ、メモリアレイＭＡＲＹの各相補デー
タ線に対応して設けられるｆｉ＋１組の出力用スイッチ
ＭＯＳ　Ｆ　ＥＴを含む、これらのスイッチＭＯ３ＦＥ
Ｔの一方は、上記データレジスタＤＲの対応するラッチ
の人出力ノードに結合され、その他方は、ＳＡＰ用共通
データ線５ＣＤｏ−３ＣＤ３に４組おきに交互に共通結
合される。データセレクタＤＳＬの隣接する４組のスイ
ッチＭＯ３ＦＥＴのゲートはそれぞれ共通結合され、ポ
インタＰＮＴから対応するレジスタ選択信号が供給され
る。これにより、データセレクタＤＳＬは、上記レジス
タ選択信号が択一的にハイレベルとされることで、デー
タレジスタＤＲの対応する４個のランチをＳＡＰ用共通
データ線５ＣＤＯ〜５ＣＤ３に選択的に接続する機能を
持つ。

ポインタＰＮＴは、それぞれのビットがメモリアレイＭ
ＡＲＹの各相補データ線に対応して設けられるシフトレ
ジスタを基本構成とする。ポインタＰＮＴには、ＳＡＰ
用タイミング発生回路ＳＴＧから、タイミング信号φｐ
ｃ（第１のクロック信号）及びφｐｒ（第１のリセット
信号）が供給される。ここで、タイミング信号φｐｃは
、後述するように、シリアルクロック信号ＳＣに従って
形成され、タイミング信号φｐｒは、水平同期信号Ｈ３
ＹＣに従って形成される。

ポインタＰＮＴは、上記タイミング信号φｐｒが一時的
にハイレベルとされることで、初期状態とされる。この
とき、ポインタＰＮＴの先頭ビットには、特に制附され
ないが、論理“１”のシフト信号がセットされ、その他
のビットは、すべて論理“０”にリセットされる。ポイ
ンタＰＮＴの先頭ビットにセットされた論理“１′のシ
フト信号は、タイミング信号φｐｃに従ってポインタＰ
ＮＴ内をシフトされる。その結果、上記レジスタ選択信
号が順次形成され、これらのレジスタ選択信号に従って
、データレジスタＤＲに保持される読み出しデータが、
ＳＡＰ用共通データ線５ＣＤＯ〜５ＣＤ３を介して、Ｓ
ＡＰ用データ入出力回路ＳＩＯに順次伝達される。

つまり、ポインタＰＮＴは、上記データセレクタＤＳＬ
とともに、シリアルアクセスポートＳＡＰのカラム系選
択回路を構成する。

ＳＡＰ用データ入出力回路ＳＩＯは、上記ＳＡＰ用共通
データ線５ＣＤＯ〜５ＣＤ３に対応して設けられる４個
のデータ出カバソファを含む。これらのデータ出カバソ
ファには、ＳＡＰ用タイミング発生回路ＳＴＧから、タ
イミング信号φｓ。

が共通に供給される。

ＳＡＰ用データ入出力回路ＳＩｏの各データ出カバソフ
ァは、上記タイミング信号φ３ｏがハイレベルとされる
ことで、選択的に動作状態とされる。この動作状態にお
いて、各データ出力バンファは、データレジスタＤＲか
ら対応するＳＡＰ用共通データ線５ＣＤＯ−３ＣＤ３を
介して出力される読み出しデータを、シリアルデータ出
力端子ＳＯＯ〜Ｓ０３を介して送出する。

ＳＡＰ用タイミング発生回路ＳＴＧは、画像処理装置Ｇ
ＰＵから供給されるシリアルクロック信号ＳＣならびに
デイスプレィ装置ＤＰＬＹから供給される水平同期信号
Ｈ３ＹＣ及び垂直同期信号ｖｓｙｃをもとに、上記各種
のタイミング信号を形成し、シリアルアクセスポートＳ
ＡＰの各回路に供給する。

第２図には、第１図のマルチボートＲＡＭのシリアル出
力モードの一実施例のタイミング図が示されている。同
図に従って、この実施例のマルチポートＲＡＭのシリア
ル出力モードの概要とその特徴について説明する。なお
、第２図には、マルチボートＲＡＭのシリアル出力モー
ドのうち、最終ロウアドレスのワード線Ｗｍから先頭ロ
ウアドレスのワード線ＷＯに移行される部分が例示的に
示されている。

第２図において、マルチポートＲＡＭのシリアルアクセ
スポートＳＡＰには、画像処理装置ＧＰＵからシリアル
クロック信号ＳＣが供給され、デイスプレィ装置ＤＰＬ
Ｙから水平同期信号Ｈ３ＹＣ及び垂直同期信号ｖｓｙｃ
が供給される。このうち、シリアルクロック（Ｒ号ＳＣ
は、前述のように、デイスプレィ装置ＤＰＬＹのトント
レードに適合される。また、水平同期信号Ｈ３ＹＣは、
デイスプレィ装置ＤＰＬＹにおける電子ビームの水平走
査にあわせて周期的に、かつ電子ビームの水平帰線期間
をカバーする比較的長い時間、ハイレベルとされる。さ
らに、垂直同期信号ＶＳＹＣは、デイスプレィ装置ＤＰ
ＬＹにおける電子ビームの垂直走査にあわせて周期的に
、かつ電子ビームの垂直機先期間をカバーするさらに長
い時間、ハイレベルとされる。

ＳＡＰ用タイミング発生回路ＳＴＧでは、特に制限され
ないが、上記水平同期信号Ｈ３ＹＣの立ち上がりエツジ
において内部制御信号ｓｙｃがハイレベルとされ、タイ
ミング信号φｐｒ及びφ３Ｃが一時的にハイレベルとさ
れる。一方、ＲＡＰ用タイミング発生回路ＲＴＧでは、
上記内部制御信号ｓｙｃがハイレベルとされることで、
タイミング信号φｓｐがハイレベルとされ、これにやや
遅れてタイミング信号φＸ、φｐａ及びφｄｔが順次ハ
イレベルとされる。

シリアルアクセスポートＳＡＰでは、上記タイミング信
号φｐｒが一時的にハイレベルとされることで、ポイン
タＰＮＴが初期状態とされ、その先頭ビットに論理“１
″のシフト信号がセットされる。

一方、ランダムアクセスポー）ＲＡＰでは、上記タイミ
ング信号φ３Ｃが一時的にハイレベルとされることで、
ＳＡＰ用アドレスカウンタＳＡＣが歩進され、その計数
値が“ｍ″となる。また、上記タイミング信号φｓｐが
ハイレベルとされることで、読み出し転送モードが開始
される。すなわち、タイミング信号φｓｐがハイレベル
とされると、ＳＡＰ用アドレスカウンタＳＡＣの出力信
号すなわち内部アドレス信号ｓｘＱ〜ｓｘｉがアドレス
マルチプレクサＡＭＸにより選択され、ロウアドレスデ
コーダＲＡＤに伝達される。また、上記タイミング信号
φＸがハイレベルとされることで、ロウアドレスデコー
ダＲＡＤが動作状態とされる。これにより、メモリアレ
イＭＡＲＹの最終ロウアドレスのワード線Ｗｍが選択状
態とされ、このワード線に結合されるｎ＋１個のメモリ
セルの微小読み出し信号が対応する相補データ線に出力
される。これらの微小読み出し信号は、上記タイミング
信号φｐａがハイレベルとされることで、センスアンプ
ＳＡの対応する単位増幅回路により増幅され、２値読み
出し信号とされる。そして、上記タイミング信号φｄｔ
がハイレベルとされることで、データレジスタＤＲの対
応するラッチに一斉に取り込まれ、保持される。

次に、ランダムアクセスポートＲＡＰでは、読み出し転
送モードが終了し上記タイミング信号φｓｐがロウレベ
ルに戻された時点で、リフレッシュモードが開始される
。すなわち、タイミング信号φ３ｐの立ち下がりエツジ
においてまずタイミング信号φｒｆがハイレベルとされ
、図示されないタイミング信号φｒｃが一時的にハイレ
ベルとされる。その結果、リフレッシュアドレスカウン
タＲＦＣが歩進され、リフレッシュアドレスカウンタＲ
ＦＣによって指定されるワード線に関するリフレッシュ
動作が実行される。

さらに、ランダムアクセスポートＲＡＰでは、リフレッ
シュモードが終了し上記タイミング信号φｒｆがロウレ
ベルに戻された時点で、ＲＡＰイネーブル信号ＲＥＮが
ロウレベルとされ、画像処理装置ＧＰＵに対して、マル
チポー）ＲＡＭのランダムアクセスポートＲＡＰがアク
セス可能な状態であることが知らされる。これにより、
画像処理装置ＧＰＵは、上記水平同期信号Ｈ８ＹＣがロ
ウレベルに戻されＲＡＰイネーブル信号ＲＥＮがハイレ
ベルに戻されるまでの間、ランダムアクセスモードを実
行することができる。

水平同期信号Ｈ３ＹＣがロウレベルに戻されると、シリ
アルアクセスポートＳＡＰのＳＡＰ用タイミング発生回
路ＳＴＧにより、上記内部制御信号ｓｙｃがロウレベル
に戻され、タイミング信号φ３ｏがハイレベルとされる
。また、タイミング信号φｐｃが、シリアルクロック信
号ＳＣに同期して形成される。ＲＡＰ用タイミング発生
回路ＲＴＧでは、上記内部制御信号ｓｙｃがロウレベル
とされることで、ＲＡＰイネーブル信号ＲＥＮがハイレ
ベルに戻され、画像処理装置ＧＰＵによるランダムアク
セスモードが禁止される。

シリアルアクセスポートＳＡＰでは、上記タイミング信
号φ３０がハイレベルとされることで、ＳＡＰ用データ
入出力回路３１０が動作状態とされる。このとき、ポイ
ンタＰＮＴは、前述のように、初期状態とされ、データ
セレクタＤＳＬには、データレジスタＤＲの最初の４ビ
ットを選択するためのレジスタ選択信号が供給される。

このため、ＳＡＰ用データ入出力回路ＳＩＯが動作状態
とされた時点で、データレジスタＤＲの第１ないし第４
のラッチに保持される読み出しデータｃｏが、ＳＡＰ用
共通データ線５ＣＤＯ〜５ＣＤ３を介してＳＡＰ用デー
タ入出力回路３１０に伝達され、さらにＳＡＰ用データ
出力端子８００〜ＳＯ３を介してデイスプレィ装置ＤＰ
ＬＹに送出される。

以下、ポインタＰＮＴは、タイミング信号φｐｃに従っ
てシフト動作を行い、これによって一連の記憶データｃ
Ｏ〜ｃｎが、上記ＳＡＰ用データ出力端子８００〜３０
３を介してデイスプレィ装置ＤＰＬＹに順次送出される
。

ワード線Ｗｍに関する一連の記憶データのシリアル出力
動作が終了し、水平同期信号Ｈ３ＹＣ及び垂直同期信号
ｖｓｙｃが同時にハイレベルとされると、ＳＡＰ用タイ
ミング発生回路ＳＴＧでは、内部制御信号ｓｙｃが再び
ハイレベルとされ、タイミング信号φｐｒ及びφｓｒが
一時的にハイレベルとされる。また、ＲＡＰ用タイミン
グ発生回路ＲＴＧでは、上記内部制御信号ｓｙｃがハイ
レベルとされることで、タイミング信号φ３ｐが再びハ
イレベルとされ、これにやや遅れてタイミング信号φス
、φｐａ及びφｄｔが順次ハイレベルとされる。

シリアルアクセスポートＳＡＰでは、上記タイミング信
号φ３ｒが一時的にハイレベルとされることで、ＳＡＰ
用アドレスカウンタＳＡＣが初期状態とされ、その計数
値は“０”となる。

その結果、ランダムアクセスポートＲＡＰにより、先頭
ロウアドレスのワードｕＡＷＯに関する読み出し転送モ
ードが開始され、ワード線ＷＯに結合されるｆｉ＋１個
のメモリセルの読み出しデータが、データレジスタＤＲ
に取り込まれる。また、これらの読み出し転送モードが
終了すると、ランダムアクセスポートＲＡＰによるリフ
レッシュモードが実行され、さらにリフレッシュモード
が終了した時点で、ＲＡＰイネーブル信号ＲＥＮがロウ
レベルとされる。これにより、画像処理装置Ｇｐｕは、
上記水平同期信号Ｈ３ＹＣ及び垂直同期信号ｖｓｙｃが
ともにロウレベルに戻されＲＡＰイネーブル信号ＲＥＮ
がハイレベルに戻されるまでの比較的長い期間、ランダ
ムアクセスモードを実行することができる。

水平同期信号Ｈ３ＹＣ及び垂直同期信号ｖｓｙＣがとも
にロウレベルに戻されると、ＳＡＰ用タイミング発生回
路ＳＴＧでは、上記内部制御信号ｓｙｃがロウレベルに
戻され、タイミング信号φ３０がハイレベルとされる。

また、タイミング信号φｐｃが、シリアルクロック信号
ＳＣに同期して形成される。

その結果、ＲＡＰイネーブル信号ＲＥＮがハイレベルに
戻され、画像処理装置ＧＰＵによるランダムアクセスモ
ードが禁止されるとともに、ＳＡＰ用データ入出力回路
ＳＩＯが動作状態とされ、ワード線ＷＯに関する一連の
記憶データＣＯ〜Ｃｎのシリアル出力動作が開始される
。

以上のように、この実施例のマルチポートＲＡＭには、
メモリアレイＭＡＲＹの相補データ線を順次選択状態と
するためのポインタＰＮＴが設けられ、またメモリアレ
イＭＡＲＹのワード線を順次選択状態とするためのＳＡ
Ｐ用アドレスカウンタＳＡＣが設けられる。マルチボー
トＲＡＭのシリアルアクセスポートＳＡＰには、デイス
プレィ装置ＤＰＬＹのドツトレートに適合したシリアル
クロック信号ＳＣが供給され、また水平同期信号Ｈ３Ｙ
Ｃ及び垂直同期信号ｖｓｙｃがデイスプレィ装置ＤＰＬ
Ｙから直接供給される。マルチボートＲＡＭのポインタ
ＰＮＴは、上記シリアルクロ７り信号ＳＣをもとに形成
されるタイミング信号φｐｃに従って歩進され、上記水
平同期信号Ｈ３ＹＣをもとに形成されるタイミング信号
φｐｒに従って初期状態とされる。また、ＳＡＰ用アド
レスカウンタＳＡＣは、上記水平同期信号Ｈ３ＹＣをも
とに形成されるタイミング信号φｓｃに従って歩進され
、上記垂直同期信号ｖｓｙｃをもとに形成されるタイミ
ング信号φ３ｒに従って初期状態とされる。つまり、こ
の実施例のマルチボートＲＡＭのシリアルアクセスポー
トＳＡＰでは、−連の画像データのシリアル出力動作に
ともなうアドレス選択回路の歩進動作と初期化が、シリ
アルクロック信号ＳＣと水平同期信号Ｈ３ＹＣ及び垂直
同期信号ｖｓｙｃをモニタすることによって自律的に行
われ、画像処理装置ＧＰＵによる制御を必要としない、
このため、画像処理装置ＧＰＵの処理負担が軽減され、
その処理能力が高められるとともに、画像システムのド
ツトレートの高速化が推進されるものとなる。

以上の本実施例に示されるように、この発明を画像メモ
リとして用いられるマルチポートＲＡＭ等の半導体記憶
装置に通用した場合、次のような作用効果が得られる。

すなわち、 （１）マルチポートＲＡＭ等に、ワード線を順次指定す
るアドレスカウンタを設け、マルチポー）ＲＡＭ等とデ
イスプレィ装置を画像処理装置を介さずに直接接続し、
デイスプレィ装置から供給される水平同期信号に従って
シリアルアクセスポートに対する読み出しデータの転送
とカラム系選択回路の初期化ならびに上記アドレスカウ
ンタの歩進動作を、また垂直同期信号に従って上記アド
レスカウンタの初期化を自律的に行うことで、画像デー
タに関するシリアル出力モードの制御を簡素化できると
いう効果が得られる。

（２）上記（１１項により、マルチポー）ＲＡＭ等のシ
リアル出力モードを、デイスプレィ装置により直接制御
できるという効果が得られる。

（３）上記（１１項及び（２）項により、画像システム
のトントレードをさらに高速化できろという効果が得ら
れる。

（４０上記（１）項及び（２）項により、画像処理装置
の処理負担を軽減できるという効果が得られる。

（５）上記（１）項〜（褐項により、画像処理装置の処
理能力を高め、画像システムの性能を高めることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に固定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、シリアルアクセスポートＳＡＰのポインタＰＮＴは
、相補データ線を順次指定するアドレスカウンタとデコ
ーダに置き換えることができる。また、逆にＳＡＰ用ア
ドレスカウンタＳＡＣを、例えばロウアドレスデコーダ
ＲＡＤと並列形態に設けられるポインタに置き換えるこ
ともできる。リフレッシュ動作ならびに画像処理装置に
よるランダムアクセスがすべて水平同期信号Ｈ３ＹＣ又
は垂直同期信号ｖｓｙＣ期間中に行われ、シリアル出力
期間中にメモリアレイＭＡＲＹのアクセスを必要としな
ければ、データレジスタＤＲを削除することもできる。

ランダムアクセスポートＲＡＰは、シリアル入力機能を
持つシリアル入力ポートに置き換えてもよい。

メモリアレイＭＡＲＹは、複数のメモリマットにより構
成されることもよいし、スタティック型メモリセルによ
り構成されるものであってもよい。

マルチポートＲＡＭは、記憶データを１ビット単位で入
出力するものであってもよいし、２ビット又は８ビット
単位で入出力するものであってもよい。第２図において
、読み出し転送モード及びリフレッシュモードは、その
順序を入れ換えて実行してもよい、また、ＲＡＰイネー
ブル信号ＲＥＮは、それが有効とされるときにハイレベ
ルとされるものであってもよい、第３図において、シリ
アルクロック信号ＳＣは、デイスプレィ装置ＤＰＬＹか
らマルチボートＲＡＭに供給してもよい、さらに、第１
図に示されるマルチボー）ＲＡＭのプロ、り構成や第２
図に示される制御信号等の組み合わせならびに第３図に
示される画像システムの構成等、種々の実施形態を採り
うる。

以上の説明では主として本発明者によってなされた発明
をその背景となワた利用分野である画像メモリとして用
いられるマルチボートＲＡＭに通用した場合について説
明したが、それに限定されるものではな（、例えばシリ
アル出力機能のみを持つシリアルＲＯＭ等の各種半導体
記憶装置にも通用できる０本発明は、少なくともシリア
ル出力機能を有し画像メモリに供される半導体記憶装置
ならびにこのような半導体記憶装置を内蔵するディジタ
ル装置に広く通用できる。

（発明の効果） 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。すなわち、マルチポートＲＡＭ等に、ワード線を順次
指定するアドレスカウンタを設け、デイスプレィ装置か
ら供給される水平同期信号に従ってシリアルアクセスポ
ートに対する読み出しデータの転送動作とカラム系選択
回路の初期化ならびに上記アドレスカウンタの歩進動作
を、また垂直同期信号に従って上記アドレスカウンタの
初期化を自律的に行うことで、画像データに関するシリ
アル出力モードの制御を簡素化できる。これにより、画
像処理装置の処理負担を軽減し、その処理能力を高めう
るとともに、画像システムのトントレードを高速化でき
る。

【図面の簡単な説明】

第１ＴｙＪは、この発明が適用されたマルチボートＲＡ
Ｍの一実施例を示すブロック図、 第２図は、第１図のマルチボートＲＡＭのシリアル出力
モードの一実施例を示すタイミング図、第３図は、第１
図のマルチボートＲＡＭを用いた画像システムの一実施
例を示す接続図、第４図は、従来のマルチボートＲＡＭ
を用いた画像システムの一例を示す接Ｖｔ図である。 ＭＰＲＡＭ・・・マルチボー）ＲＡＭＳＲＡＰ・・・ラ
ンダムアクセスポート、ｓＡＰ・・・シリアルアクセス
ポート、ＭＡＲＹ・・・メモリア１／−（、ＲＡＤ・・
・ロウアドレスデコーダ、ＡＭＸ・・・アドレスマルチ
プレクサ、ＲＦＣ・・・リフレッシュアドレスカウンク
、ＲＡＢ・・・ロウアドレスバッファ、ＳＡＣ・・・Ｓ
ＡＰ用アドアドレスカウンタＡ・・・センスアンプ、Ｃ
８Ｗ・・・カラムスイッチ、ＣＡＤ・・・カラムアドレ
スデコーダ、ＣＡＢ・・・カラムアドレスバッファ、Ｒ
ＩＯ・・・ＲＡＰ用データ入出力回路、ＲＴＧ・・・Ｒ
ＡＰ用タイミング発生回路、ＤＲ・・・データレジスタ
、ＤＳＬ・・・データセレクタ、ＰＮＴ・・・ポインタ
、ＳＯ・・・ＳＡＰ用データ出力回路、ＳＴＧ・・・Ｓ
ＡＰ用タイミング発生回路。 ＧＰＵ　　・ ・画像処理装置、 ＤＰＬＹ　　・ ００ア イスプレイ装置。

Claims (1)

1. 【特許請求の範囲】 １、直交して配置される複数のデータ線及びワード線な
   らびに上記データ線及びワード線の交点に格子状に配置
   される複数のメモリセルからなるメモリアレイと、第１
   のリセット信号に従って初期状態とされかつ第１のクロ
   ック信号に従って歩進動作を行うことで上記データ線を
   順次選択状態とするカラム系選択回路と、第２のリセッ
   ト信号に従って初期状態とされかつ第２のクロック信号
   に従って歩進動作を行うことで上記ワード線を順次選択
   状態とするロウ系選択回路と、表示装置のドットレート
   に従ったシリアルクロック信号を受けて上記第１のクロ
   ック信号を形成し上記表示装置の水平同期信号を受けて
   上記第１のリセット信号及び上記第２のクロック信号を
   形成しさらに上記表示装置の垂直同期信号を受けて上記
   第２のリセット信号を形成するタイミング発生回路とを
   具備することを特徴とする半導体記憶装置。 ２、上記半導体記憶装置は、記憶データを１ビット又は
   複数ビット単位でランダムに入出力するランダムアクセ
   スポートと記憶データをワード線単位でシリアルに出力
   するシリアルアクセスポートとを備えるマルチポートＲ
   ＡＭであり、上記カラム系選択回路は、上記シリアルア
   クセスポートに含まれるものであって、上記シリアルア
   クセスポートは、さらにワード線単位で読み出される記
   憶データを所定のタイミング信号に従って取り込み保持
   するデータレジスタを含み、上記タイミング発生回路は
   、さらに上記水平同期信号をもとに上記タイミング信号
   を形成するものであることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、上記水平同期信号又は垂直
   同期信号が有効とされる期間において、シリアル出力さ
   れる記憶データの読み出し転送モードと記憶データのリ
   フレッシュモードならびに上記ランダムアクセスポート
   によるランダムアクセスモードを実行するものであるこ
   とを特徴とする特許請求の範囲第１項又は第２項記載の
   半導体記憶装置。