JP2575090B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、画像処理用のRAM（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。

〔背景技術〕

文字及び図形をCRT（陰極線管）の画面上に表示させ
る画像処理用のRAMとして、例えば、日経マグロウヒル
社1985年２月11日付「日経エレクトロニクス」頁219〜
頁229に記載されたシリアルアクセスメモリが公知であ
る。このRAMは、アドレス信号を形成するカウンタ回路
を外部端子から供給される制御信号とタイミング信号で
動作させることにより、メモリアレイのワード線の選択
信号を形成するものである。また、メモリアレイのデー
タ線をスイッチ回路を介してデータレジスタにパラレル
に接続させ、このデータレジスタと外部端子との間でデ
ータをシリアルに授受させるようにするものである。こ
れにより、外部端子とのデータの授受は、シリアルに行
われるので、CRTのラスタスキャンタイミングに同期し
た画素データの取り出しが容易に行えるものとなる。上
記シフトレジスタは、ビットレートを高めるため、多ビ
ット出力構成になっている。しかしながら、表示画面が
小さなCRTにあっては、それほど高いビットレートを必
要としないことより１ビット出力構成の方が望ましい。

〔発明の目的〕

この発明の目的は、所定の動作モード信号によって多
ビット出力機能と１ビット出力機能を選択的に切り換え
るようにした半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔発明の概要〕

本願において開示される実施例のうち代表的なものの
概要を簡単に説明すれば、下記の通りである。すなわ
ち、複数のメモリアレイにおけるデータ線の信号がパラ
レルに転送される複数のシフトレジスタの出力信号をそ
れぞれ外部端子へパラレルに送出させる増幅回路及び上
記信号をシリアルに転送させて特定の増幅回路を通して
外部端子へシリアルに送出させるシフトレジスタとを設
けて、それらを所定の動作モード信号によって選択的に
動作させるものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示さ
れている。同図の各回路ブロックは、公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上において形成され
る。

この実施例の半導体記憶装置は、×４ビット構成のダ
イナミック型RAMを基本構成として、以下に説明するよ
うに画像処理動作を高速に行うための内部回路が付加さ
れる。特に制限されないが、同図におけるメモリ部RAM
は、４組のメモリアレイ、センスアンプ及びアドレスデ
コーダ回路から構成される。メモリアレイ部RAMは、マ
トリックス配置されたアドレス選択用MOSFET（絶縁ゲー
ト型電界効果トランジスタ）と情報記憶用のキャパシタ
とからなるダイナミック型メモリセルを含んでいる。上
記メモリセルのアドレス選択用MOSFETは、そのゲートが
対応するワード線に結合され、ドレインが対応する一方
のデータ線に結合される。このようなメモリ部RAMの構
成は、従来の×４ビット構成のダイナミック型RAMのそ
れと同様であるので、その説明を省略する。

メモリアレイにおける相補データ線の信号は、それぞ
れ例示的に示されているスイッチMOSFETQ1,Q2等を介し
て合計４組からなるシフトレジスタSRの各ビットにパラ
レルに転送される。これらのMOSFETQ1,Q2は、そのゲー
トに共通に供給されたタイミング信号φｓによって制御
され、上記信号の転送タイミングが制御される。このシ
フトレジスタSRの出力信号は、出力回路P/Sを介して、
上記シフトレジスタSRからの送出される４ビットの信号
がパラレル又はシリアルに外部端子Dsへ送出される。こ
のようなシフトレジスタSRと出力回路P/Sの構成とその
動作については後に詳細に説明する。このようなメモリ
アレイにおける１ワード線分の記憶情報をパラレルに読
み出して合計４組からなるシフトレジスタSRから外部端
子Dsへ４ビットの信号を送出させる機能は、CRTのラス
タスキャンタイミングに同期して表示すべきカラー画素
を構成する赤、青、緑及び輝度の図形データを発生させ
る上で便利なものとなる。

ロウアドレスバッファＲ−ADBは、ロウアドレススト
ローブ信号▲▼により形成されたタイミング信号
φｒに同期して外部アドレス信号AX0〜AXiを取込み、ロ
ウアドレスデコーダに伝える内部相補アドレス信号を形
成する。メモリ部RAMに含まれるロウアドレスデコーダ
は、そのアドレス信号の解読を行うとともに、ワード線
選択タイミング信号に同期して所定のワード線及びダミ
ーワード線の選択動作を行う。

カラムアドレスバッファＣ−ADBは、通常のメモリア
クセスにあっては遅れて供給されるカラムアドレススト
ローブ信号▲▼により形成されたタイミング信号
φｃに同期して外部アドレス信号AY0〜AYiを取込みカラ
ムアドレスデコーダに伝える。メモリ部RAMに含まれる
カラムアドレスデコーダは、そのアドレス信号の解読を
行うとともに、データ線選択タイミング信号に同期して
データ線の選択動作を行う。この実施例において、カラ
ムアドレスバッファＣ−ADBは、上記のようなアドレス
信号AY0〜AYiの取り込みの他に一定の動作条件のもとで
上記アドレス端子から取り込んだ信号をファンクション
信号としてファンクョン設定回路FNに伝える。

上記ファンクション設定回路FNは、後述するタイミン
グ制御回路TCにより形成されたタイミング信号φfnによ
り、それが動作状態にされたとき、上記カラムアドレス
バッファＣ−ADBを通して取り込まれた信号を解読し
て、上記出力回路P/Sの動作モード信号とそれに対応し
たシフトクロック信号を発生させる。また、上記ファン
クション設定回路FNは、上記出力動作の切り換えの他、
特に制限されないが、論理演算回路LUの演算モードを設
定する演算モード信号fn、データ入力回路IBの動作を選
択的に無効にさせるマスク信号msk及び上記データ入力
回路IBの出力信号を論理演算回路LUを通されないでその
ままメモリ部RAMの入出力ノードI/Oに伝えるゲート回路
Ｇを制御するパス信号を発生する。

上記論理演算回路LUは、上記４組のメモリ部RAMに対
応した４組の回路からなり、その一方の入力に設けられ
たラッチ回路Ｆに保持された信号と、データ入力回路IB
を通して外部端子Diから供給された書き込み信号とを受
け、アンド（AND）、ナンド（NAND）、オア（OR）、ノ
ア（NOR）、反転及び排他的論理和動作等の各種論理演
算動作を、その演算モード信号fnに従って行うものであ
る。上記ラッチ回路Ｆは、その入力端子が対応するメモ
リ部RAMの入出力ノードI/Oに結合され、選択されたメモ
リセルの記憶情報を保持するものである。論理演算回路
LUは、複数の論理ゲート回路と、その信号伝達径路を切
り換えるマルチプレクサ回路との組み合わせから構成さ
れる。このため、外部端子Diから供給された書き込み信
号をそのまま書き込む場合に、その書き込み信号を上記
のような論理ゲート回路やマルチプレクサ回路からなる
論理演算回路LUを通すと、その分信号伝達時間が遅くな
ってしまう。ゲート回路Ｇは、上記パス信号psにより上
記データ入力回路IBの出力信号をそのままメモリ部RAM
の入出力ノードI/Oに伝える。このような動作によっ
て、書き込み動作を高速に行うことができる。

データ入力回路IBは、合計４組の回路からなり、その
動作タイミング信号φinにより動作状態にされたとき、
外部端子Diから供給された４ビットの書き込み信号をそ
れぞれ増幅して、内部書き込み信号を形成する。データ
入力回路IBは、上記ファンクション設定回路FNにより形
成されたマスク信号mskに従い、上記タイミング信号φi
nによる動作状態が選択的に無効にされる。言い換える
ならば、上記４組の回路のうち、任意の回路の動作が無
効にされる。このような外部書き込み信号に対するマス
ク動作は、赤、青、緑及び輝度信号からなる１つの画素
データの中のいずれか１ないし３の信号を選択的に入力
する場合に便利な機能とされる。

データ出力回路OBは、合計４組の回路からなり、その
動作タイミング信号φopにより動作状態にされたとき、
メモリ部RAMの対応する入出力ノードの合計４ビットの
信号をそれぞれ増幅して外部端子Doへ送出させる。

タイミング制御回路TCは、外部から供給されたアドレ
スストローブ信号▲▼，▲▼、ライトイネ
ーブル信号▲▼とシフトレジスタSRの動作のための
クロック信号CLKを受け、動作モードの識別と、それに
応じた各種タイミング信号φfn等を形成する。

リフレッシュ制御回路REFCは、特に制限されないが、
リフレッシュ用アドレス信号を形成するリフレッシュア
ドレスカウンタ回路を含んでいる。リフレッシュアドレ
スカウンタ回路は、上記タイミング制御回路TCによりロ
ウアドレスストローブ信号▲▼に先立ってカラム
アドレスストローブ信号▲▼ががロウレベルにさ
れたことを検出することにより形成されたリフレッシュ
信号φrfを受けて、上記信号▲▼のロウレベル毎
に上記歩進（計数動作）を行う。リフレッシュ動作モー
ドのとき、上記リフレッシュ制御回路REFCで形成された
リフレッシュ用アドレス信号は、上記リフレッシュモー
ドのとき、ロウアドレスバッファＲ−ADBの入力に伝え
ら、このロウアドレスバッファＲ−ADBを通してメモリ
部RAMのロウデコーダに供給される。

第２図には、上記シフトレジスタSRと出力回路P/Sの
一実施例を示すブロック図が示されている。

シフトレジスタSRは、合計４個のシフトレジスタSR0
〜SR3から構成される。これら各シフトレジスタSR0〜SR
3は、それぞれのビットが対応されたメモリアレイのデ
ータ線と上記第１図に示したようなスイッチMOSFETQ1,Q
2等を介して結合される。これにより、上記MOSFETQ1,Q2
等がオン状態にされたとき、メモリアレイの選択された
ワード線に結合されたメモリセルの記憶情報がパラレル
に転送される。これらのシフトレジスタSR0〜SR3は、フ
ァンクション設定回路FNにより形成されたクロック信号
φscに従ってそのシフト動作を行う。

出力回路P/Sは、上記各シフトレジスタSR0〜SR3の出
力信号を受けるメインアンプMA0〜MA3と、その出力信号
をそれぞれ増幅して外部端子Ds0〜Ds3へ出力信号を送出
されるデータ出力バッファDO0〜DO3により構成される。
上記データ出力バッファDO0〜DO3は、制御信号PSによっ
てその動作が制御される。

また、上記４個からなるシフトレジスタSR0〜SR3から
パラレル出力される信号をシリアルに外部端子へ送出さ
せる機能を設けるため、上記メインアンプMA0〜MA3は、
図示しない伝送ゲートMOSFETと、ラッチ回路とを介して
縦列接続されることによってシフトレジスタ形態にされ
る。これにより、メインアンプ兼シフトレジスタMA・SR
が構成される。こららのメインアンプ兼シフトレジスタ
MA・SRは、そのクロック信号φsc′によってその動作が
制御される。

この実施例の出力回路の動作を第３図に示したタイミ
ング図に従って説明する。

出力回路P/Sのパラレル出力動作は、次の通りであ
る。

ロウアドレスストローブ信号▲▼の立ち下がり
に先立って、例えばクロック信号CLKをロウレベルにす
ると、シフトレジスタSRへの信号転送モードにされる。
すなわち、上記ロウアドレスストローブ信号▲▼
の立ち下がりに同期してロウアドレス信号AX0〜AXiが取
り込まれ、１つのワード線が選択される。このワード線
選択動作の後、メモリアレイのセンスアンプやアクティ
ブリストア回路が動作される。これにより、データ線
（ビット線又はディジット線）の信号は、選択されたメ
モリセルの記憶情報にされる。この後、タイミング信号
φｓが発生され、上記データ線の信号は、シフトレジス
タSRへパラレルに転送される。このようなメモリアレイ
のパラレル読み出し動作は、ロウアドレスストローブ信
号▲▼のハイレベルへの立ち上がりによって終了
する。この後は、上記シフトレジスタSRに転送された信
号が全て外部端子Dsへ出力させる動作と並行して、後述
するようなファンクション設定動作、メモリ部RAMへの
書き込み／読み出し動作が任意に行われる。

上記転送動作の後、クロック信号CLKを変化させる
と、ファンクション設定回路FNは、上記クロック信号CL
Kに同期したクロック信号φscを発生させ、クロック信
号φsc′をロウレベルのままに維持させる。上記クロッ
ク信号φsc′のロウレベルにより、メインアンプ兼シフ
トレジスタMA・SRを構成する上記伝送ゲートMOSFETがオ
フ状態に維持され、それぞれのメインアンプMA0〜MA3
は、シフトレジスタSR0〜SR3からシフトされた出力信号
を増幅してそれぞれデータ出力バッファDO0〜DO3に伝え
る。このとき、データ出力バッファDO0〜DO3は、その制
御信号PSによって全て動作状態にされ、上記メイアンプ
MA0〜MA3の出力信号を増幅して外部端子Ds0〜Ds3へ送出
させる。

出力回路P/Sのシリアル出力動作は、次の通りであ
る。

上記同様にロウアドレスストローブ信号▲▼の
立ち下がりに先立って、クロック信号CLKをロウレベル
してメモリアレイのシフトレジスタSRへのパラレル読み
出し動作を行った後に、クロック信号CLKを変化させる
と、ファンクション設定回路FNは、上記クロック信号CL
Kに同期したクロック信号φsc′とその1/4に分周された
クロック信号φscを発生させる。また、図示しない制御
信号PSを変化させてデータ出力バッファDO0を動作状態
にさせるとともに、残りのデータ出力バッファDO1〜DO3
を非動作状態にさせる。言い換えるならば、上記出デー
タ出力バッファDO1〜DO3は、その出力がハイインピーダ
ンス状態にされる。

これによって、上記クロック信号φscによってメイン
アンプMA0〜MA3に出力された４ビットの信号は、クロッ
ク信号φsc′に従って動作する伝送ゲートMOSFETによっ
てシリアルにシフトされる。すなわち、最初のクロック
信号φsc′によってメイアンプMA0の出力（SR0）がデー
タ出力バッファDO0から送出され、次々に到来するクロ
ック信号φsc′によってメインアンプMA1〜MA3の信号が
上記データ出力バッファDO0に伝えられるから、上記シ
フトレジスタSR1〜SR3に対応された信号がシリアルに送
出される。

次に、上記ファンクション設定動作及び書き込み動作
の一例を第４図に示したタイミング図に従って説明す
る。

ロウアドレスストローブ信号▲▼がハイレベル
からロウレベルに変化する前に、カラムアドレスストロ
ーブ信号▲▼とライトイネーブル信号▲▼を
ロウレベルにする。すると実質的なチップ選択信号であ
るロウアドレスストローブ信号▲▼がハイレベル
からロウレベルにされるタイミングで内部回路が動作状
態にされ、タイミング制御回路TCは、上記タイミングで
カラムアドレスストローブ信号▲▼がロウレベル
であることを判定して、リフレッシュ制御信号φrfを発
生させて、リフレッシュサイクルのための各種タイミン
グ信号を発生させる。（▲▼ビフォワー▲
▼リフレッシュ）。これにより、リフレッシュ制御回路
REFCで形成されたリフレッシュアドレス信号は、ロウア
ドレスバッファＲ−ADBを介してメモリ部RAMのロウアド
レスデコーダに伝えられ、この後図示しないがタイミン
グ制御回路TCにより発生された時系列的なタイミング信
号に従ってワード線の選択動作、センスアンプ及びアク
ティブリストア回路の一連の動作によるリフレッシュ動
作が行われる。このとき、ロウアドレスバッファＲ−AD
Bの入力端子は、上記リフレッシュ制御化REFCと結合さ
れ、外部アドレス端子とは分離されている。

タイミング制御回路TCは、上記カラムアドレスストロ
ーブ信号▲▼と上記ライトイネーブル信号▲
▼が共にロウレベルであることを検出すると、上記ロウ
アドレスストローブ信号▲▼のロウレベルへの変
化タイミングにより、カラムアドレスバッファＣ−ADB
を活性化させるタイミング信号φｃと、ファンクション
設定回路FNを起動させるタイミング信号φfnを発生させ
る。上記リフレッシュ動作においては、データ線選択タ
イミング信号が発生されないから、カラムアドレスデコ
ーダＣ−DCRは、実質的に非動作状態に置かれる。した
がって、上記カラムアドレスバッファＣ−ADBを通した
ファンクション信号Ｆ（fn,ml）は、この時に動作状態
にされたファンクション設定回路FNに取り込まれる。フ
ァンクション設定回路FNは、上記取り込んだファンクシ
ョン信号Ｆを保持するともとに、それを解読して次の動
作のための各種動作モード信号を形成する。このように
して、リフレッシュ動作と、ファンクション信号Ｆの取
り込み動作が同じメモリサイクル（リフレッシュサイク
ル）中で並行して行われる。

次に、ロウアドレスストローブ信号▲▼をハイ
レベルからロウレベルに変化させると、タイミング制御
化TCは、タイミング信号φｒを発生させてロウアドレス
バッファＲ−ADBを動作状態にし、外部アドレス端子か
ら供給されたアドレス信号をロウアドレス信号AX（AX0
〜AXi）として取り込む。この後、上記タイミング制御
回路TCは、図示しないが前記ワード線選択タイミング信
号、センスアンプ動作タイミング信号及びアクティブリ
ストア動作タイミング信号を時系列的に発生させて、ロ
ウ系の選択動作を行う。

次いで、カラムアドレスストローブ信号▲▼を
ハイレベルからロウレベルに変化させると、タイミング
制御化TCは、タイミング信号φｃを発生させてカラムア
ドレスバッファＣ−ADBを動作状態にし、外部アドレス
端子から供給されたアドレス信号をカラムアドレス信号
AY（AY0〜AYi）として取り込む。この後、上記タイミン
グ制御回路TCは、図示しないが前記データ線選択タイミ
ング信号に発生させて、データ線の選択動作を行う。こ
れにより、メモリ部RAMにおけるメモリアレイの共通相
補データ線CDL,▲▼（入出力ノードI/O）の信
号、言い換えるならば、上記アドレス信号AXとAYで指定
されたメモリセルの記憶情報DAはラッチ回路Ｆに取り込
まれる。

ライトイネーブル信号▲▼がロウレベルにされた
書き込み動作モードにおいては、外部端子Diから供給さ
れた書き込み信号DBがデータ入力回路IBを介して取り込
まれる。上記演算モード信号fnがアンド演算モードを指
示するなら、論理演算回路LUは、上記ラッチ回路Ｆの信
号DAと上記書き込み信DBのアンド信号DA・DBを形成し
て、上記入出力ノードI/Oに伝える。これによって、上
記選択されたメモリセルには上記信号DA・DBが書き込ま
れる。これにより、１サイクルの書き込み動作によっ
て、メモリセルの記憶情報をそれと外部端子から供給さ
れた書き込み信号の論理演算に従った画素データに置き
換えることができる。

ファンクション設定による他の動作形態は、メモリセ
ルの記憶情報を外部端子から供給された書き込み信号に
置き換えるものである。この場合、上記同様なファンク
ション設定動作において、パス信号psが形成される。こ
れによって、データ入力回路IBを通した書き込み信号
は、上記論理演算回路LUに代えて、ゲート回路（トライ
ステートバッファ）Ｇを通して直接にメモリ部RAMの入
出力ノード（メモリアレイMARYの共通相補データ線）に
伝えられる。これによって、従来のダイナミック型RAM
と同様に高速に書き込み動作を行うことができる。

なお、読み出し動作は、従来の×４ビット構成のダイ
ナミック型RAMと同様であるので、その説明を省略す
る。この場合、４ビットの画素信号のうち、特定のビッ
トにマスクする機能を設けるものであってもよいが、こ
のような動作は、マイクロプロセッサ側でそのビットの
処理を行わないようにすることによって実現できる。

〔効果〕

（１）複数のメモリアレイに対応されたシフトレジスタ
からの出力信号を受ける出力回路として、ファンクショ
ン設定により選択的に動作状態にされるシフトレジスタ
（兼メイアンプ）を設けることによって、複数ビットの
パラレル出力機能とシリアル出力機能を実現することが
できるという効果が得られる。

（２）上記（１）により、その画素ドット数が多くされ
ることにより高解像度のCRTと、その画素ドット数が比
較的小さくされることにより小型化されたCRT用のそれ
ぞれに対応された画像処理用の半導体記憶装置を得るこ
とができるという効果が得られる。

（３）メインアンプを利用してシリアル出力を実現する
ためのシフトレジスタを構成することによって回路の簡
素化を図ることができるという効果が得られる。

（４）ロウアドレスストローブ信号▲▼の立ち下
がりタイミングに先立ってカラムアドレスストローブ信
号▲▼とライトイネーブル信号▲▼がロウレ
ベルであることを識別してアドレス端子から供給された
信号をファンクション信号の取り込むことにより、ファ
ンクション設定動作と、▲▼ビフォワー▲
▼リフレッシュ動作とを同時に並行して行えるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、パラレル／
シリアル出力機能を実現する回路は、メインアンプの入
力側にシフトレジスタを設けること、又は各ビット出力
を特定の出力回路に伝えるマルチプレクサを用いる等種
々の実施形態を採ることができる。シフトレジスタへの
パラレル読み出しのためのメモリアレイのワード線選択
動作は、内蔵のアドレスカウンタ回路により形成された
アドレス信号により行うようにするものであってもよ
い。上記演算回路としては算術演算機能も持たせるも
の、あるいは演算回路そのものを省略するものであって
もよい。また、前記パラレル出力とシリアル出力を切り
換えるファクション信号は、外部端子から供給される信
号のレベルにより形成するもの、又は上記アドレス端子
の他、メモリアレイのランダム・アクセス動作を実現す
るデータ端子を利用して供給するものであってもよい。
このデータ入力回路の入力端子とデータ出力回路の出力
端子とは共通の外部端子に接続することにより外部端子
数を減らすものであってもよい。

〔利用分野〕

この発明は、画像処理等の半導体記憶装置として広く
利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その出力回路の一実施例を示すブロック図、 第３図は、そのパラレル出力動作とシリアル出力動作の
一例を示すタイミング図、 第４図は、ファンクション設定動作と書き込み動作の一
例を示すタイミング図である。 RAM……メモリ部、Ｒ−ADB……ロウアドレスバッファ、
Ｃ−ADB……カラムアドレスバッファ、OB……データ出
力回路、IB……データ入力回路、TC……タイミング制御
回路、REFC……リフレッシュ制御回路、FN……ファンク
ション設定回路、LU……演算回路、Ｇ……ゲート回路、
Ｆ……ラッチ回路、SR（SR0〜SR3）……シフトレジス
タ、P/S……出力回路、MA・SR……メインアンプ兼シフ
トレジスタ、DO0〜DO3……データ出力バッファ、MA0〜M
A3……メインアンプ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】データ線とワード線の交点にダイナミック
   型メモリセルがマトリックス配置されてなる複数のメモ
   リアレイと、 これら複数のメモリアレイに対応して設けられた複数の
   シフトレジスタと、 上記複数のメモリアレイとそれに対応したシフトレジス
   タとの間に設けられパラレルに信号の転送を行う転送ゲ
   ートと、 上記複数のシフトレジスタから出力された信号を受ける
   複数からなるメインアンプと、 上記複数のメインアンプに対応して設けられたデータ出
   力回路と、 所定の動作モード信号を形成するファンクション設定回
   路と、 タイミング制御回路とを備え、 上記所定の動作モード信号によって上記メインアンプの
   出力信号を各データ出力回路を通して出力させる第１の
   動作と、 １つのデータ出力回路から各メインアンプの出力信号を
   シリアルに出力させる第２の動作とを行うようにしてな
   る半導体記憶装置であって、 上記タイミング制御回路は、ロウアドレスストローブ信
   号がハイレベルからロウレベルに変化したときにカラム
   アドレスストローブ信号がロウレベルであり、かつライ
   トイネーブル信号がロウレベルであることを識別して上
   記ファンクション設定回路にタイミング信号を供給する
   よう構成され、 上記ファンクション設定回路は、上記タイミング制御回
   路からのタイミング信号に応答して、アドレス端子から
   供給される信号を上記動作モード信号として取り込むよ
   うにされてなることを特徴とする半導体記憶装置。