DE69016094T2 - Video-Direktzugriffsspeicher. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf Speicher mit Doppelanschluß, die einen Speicherbereich, auf den ein beliebiger Zugriff möglich ist, und einen seriellen Zugriffsspeicher, der eine serielle Datenübertragung zum und vom Speicher ermöglicht, enthalten. Ein Speicher mit Doppelanschluß dieser Art wird gewöhnlich als Video-RAM bezeichnet.
• Ein Speicher mit Doppelanschluß dieser Art, wie er in dieser Anwendung beschrieben wird, wird beispielsweise zur Speicherung von Bilddaten verwendet, die in eine Kathodenstrahlröhre eingegeben werden sollen. Auf die Bilddaten findet ein beliebiger Zugriff statt, um das Bild im Speicher zu ändern oder zu aktualisieren; danach folgt ein serieller Zugriff, um das Bild auf der Kathodenstrahlröhre zu erzeugen. Ein Speicher dieser Art kann Bilder speichern, die mit einer Videokamera oder einer anderen Bildaufnahmeeinrichtung aufgenommen wurden, oder er kann Bilder speichern, die von einem Graphikverarbeitungssystem erzeugt wurden.
• Das anzuzeigende Bild wird in zahlreiche einzelne Bildelemente oder Pixel unterteilt. Jedes Pixel entspricht einer physikalischen Position auf dem Ausgabebildschirm; ihm kann eine Farbe oder eine bestimmte Grauschattierung zugeordnet werden. In Bild- und Graphiksystemen werden die Pixel eines Bildes je durch einen Wert dargestellt, der in einer Speichereinrichtung gespeichert ist. Diese Speicherdarstellung eines Bildes wird gewöhnlich als Anzeigenspeicher bezeichnet. Ein hochauflösender Bildschirm wie beispielsweise das IBM 5080 Graphiksystem besitzt normalerweise ein Bild aus 1024 x 1024 oder 1.048.576 Pixel. Jeder Pixelwert läßt sich durch 1 bis 24 oder mehr Bits darstellen, wozu eine hohe Speicherkapazität nötig ist, um das Bild zu speichern. Diese hohe Erfordernis an schnellem Speicher führt (selbst an modernen Maßstäben gemessen) zur Verwendung von Speicherteilen mit der höchsten für Graphiksysteme möglichen Speicherdichte. Dynamische RAM-Speicher ("DRAMs") bieten derzeit die höchste Speicherdichte. Die grundlegenden Eigenschaften von Abtastmustern eines Videobilds und von Aktualisierungsgeschwindigkeiten begründen den Bedarf nach noch schnelleren Zugriffszeiten und die Erfordernis, die Aktualisierung des Anzeigenspeichers vom Auslesen der gespeicherten Werte (durch Bilderzeugung) zur Anzeige auf einem Bildschirm zu trennen.
• Video-RAMs sind eine spezielle Form von dynamischem RAM-Speicher. Sie sind so konzipiert, daß sie das Problem einer gleichzeitigen Anzeige der Inhalte eines Graphikanzeigenspeichers auf einem Bildschirm und die Aktualisierung des Anzeigenspeichers mit neuen Daten durch den Graphik- oder Bildprozessor lösen. Video-RAMs enthalten zwei Eingabe-/Ausgabeports (einen für beliebigen Zugriff und einen anderen für seriellen Zugriff) und einen Adreßport. Diese Speicher werden häufig als Speicher mit Doppelanschluß bezeichnet. Zusätzlich zum standardmäßigen DRAM beliebigen Zugriffsbereich aus Reihen und Spalten wurde ein serieller Zugriffsspeicher ("SAM") hinzugefügt, um die serielle Eingabe und Ausgabe zu unterstützen.
• Video-RAMs dieses Typs sind in der bisherigen Technologie bekannt. Das U.S.-Patent 4,541,075 an Dill et al. beispielsweise beschreibt eine solche Speichereinrichtung. Der Graphik- oder Bildprozessor aktualisiert den Anzeigenspeicher, indem er den beliebigen Zugriffsbereich beschreibt. Das serielle Zugriffsspeicherregister (SAM) ist so ausgelegt, daß es unabhängig vom beliebigen Zugriffsbereich nacheinander die Inhalte seines Speichers auf den Bildschirm sendet. Der einzige Fall, in dem der beliebige Bereich und das SAM nicht unabhängig voneinander arbeiten, ist dann vorhanden, wenn das SAM mit den neuen Daten aus dem beliebigen Bereich geladen werden muß. Das SAM wird geladen, indem ein spezieller Speicherzyklus, eine sogenannte Lesedatenübertragung, der eine gesamte Reihe aus dem beliebigen Bereich in das SAM kopiert, ausgeführt wird. Externe Steuerungen ermöglichen, daß die Daten nacheinander aus dem SAM in Schaltungen ausgetaktet werden, die den Bildschirm aktualisieren. Die Taktgeschwindigkeit des SAM ist normalerweise 3 bis 4 mal schneller als ein normaler beliebiger Zugriffszyklus.
• VRAMs der zweiten Generation (US-A-4,825,411) wurden durch die Möglichkeit erweitert, eine halbe Reihe aus dem beliebigen Zugriffsspeicher in das halbe SAM zu übertragen, während die andere Hälfte des SAM auf den Bildschirm ausgescannt wird. Dieser Ablauf ist als getrennte Reihenübertragung bekannt. Normalerweise wird ein Ausgabestatuspin, bekannt als QSF, bereitgestellt, der anzeigt, daß die Hälfte des SAM. ausgescannt wurde.
• Die getrennte Reihenübertragung löst die Probleme im Zusammenhang mit den knappen Zeittoleranzen zwischen dem seriellen Zugriffsspeicher und dem Lesedatenübertragungsprozeß, der verwendet wird, um das SAM zu laden. Wenn eine standardmäßige Lesedatenübertragung abgeschlossen ist, wird aus dem beliebigen Bereich eine gesamte Reihe in das SAM kopiert. Geschieht dies, während der serielle Takt ("SC") Daten aus dem SAM ausscannt, gibt es sehr knappe Zeitabstimmungsanforderungen zwischen dem Datenübertragungspin ("DT") und dem Pin SC, um den gewünschten Umschaltpunkt von alten Reihendaten zu neuen Reihendaten zu gewährleisten. Aufgrund der Geschwindigkeit des seriellen Takts und der Asynchronität (Unabhängigkeit) des SAM gestaltet sich eine geeignete Steuerung des Pins DT schwierig. Zur Lösung dieses Problems wurden getrennte Reihenübertragungen entwickelt. Während der serielle Takt Daten aus der unteren Hälfte des SAM ausscannt, kann in der oberen Hälfte des SAM eine getrennte Reihendatenübertragung auftreten und umgekehrt. Die knappe Zeitkoordination zwischen SC und DT ist nicht mehr erforderlich. Die Operation zwischen dem SAM und dem beliebigen Bereich ist fast vollständig abgekoppelt.
• Sowohl während einer Lesedatenübertragung als auch einer getrennten Reihendatenübertragung wählt die Reihenadresse die an das SAM zu übertragende Reihe (oder Teilreihe) aus. Die Spaltenadresse wird als Spaltenbeginnanzeiger oder Anschlußanzeiger im SAM verwendet. Diese Adresse gibt an, wo das SAM mit dem Ausscannen der Daten beginnt. Bei getrennten Reihenübertragungen besitzt die zweite Hälfte des SAM eine separate Anschlußadresse. Derzeitige VRAMs beginnen an der Anschlußadresse mit der Auslagerung aus dem SAM und schalten erst dann auf die Auslagerung der zweiten Hälfte des SAM um, wenn die Begrenzung der SAM-Hälfte erreicht ist.
• Die Verwendung der Anschlußadressen wurde in der bisherigen Technologie beschrieben, beispielsweise in IEEE International Solid State Circuits Conference Vol 28, Februar 1985, New York, USA, Seiten 38-39.
• Die getrennte Reihenübertragung stellt einen Schritt in Richtung Abkopplung der Zeitabstimmung des beliebigen Zugriffs des VRAM von der Zeitabstimmung der seriellen Seite des VRAM dar. Bei Anzeigenspeicherorganisationen, die einen VRAM in viele Abtastzeilen auf dem Bildschirm unterteilen, ist die Verwendung einer getrennten Reihenübertragung hinfällig. Die einzige Möglichkeit, nur einen Teil des SAM nach der Beginnadresse auszuscannen, besteht in der Ausführung einer Lesedatenübertragung mit der neuen Datenreihe. Die Zeitbegrenzungen von DT und SC sind dann gültig.
• Daher wird in Übereinstimmung mit der vorliegenden Erfindung ein Speicher mit Doppelanschluß bereitgestellt, der folgendes umfaßt: einen Speicherbereich mit einer Mehrzahl an Speicherelementen, von denen auf jedes durch eine Reihen- und Adreßeingabe beliebig zugegriffen wird, um das Hineinschreiben oder Auslesen von Daten an der Reihen- und Spaltenstelle zu ermöglichen; zwei oder mehr serielle Zugriffsspeichermittel, von denen jedes selektiv auf einen bestimmten Teil der Daten einer Reihe oder Spalte der Speicherelemente parallel zugreift, und von denen jedes selektiv zu einem Ausgabeport geleitet wird, durch den der angegebene Datenteil synchron mit einem Taktsignal seriell ausgegeben wird; charakterisiert durch ein Adressenverriegelungsmittel zum Empfang einer externen Anschlußadresse, die das erste Element des angegebenen Datenteils, der aus einem der seriellen Zugriffsspeicher ausgegeben werden soll, angibt; ein Adressenzählmittel zur Erzeugung von Adressensignalen, die bewirken, daß Daten seriell aus einem aktuellen seriellen Zugriffsspeichermittel ausgegeben werden, in dem das Adressenzählmittel mit der Adresse im Adressenverriegelungsmittel initialisiert wird, und in dem das Adressenzählmittel die Adresse als Reaktion auf das Taktsignal inkrementiert; und ein Mittel, das auf ein externes Signal reagiert und bewirkt, daß das Adressenzählmittel aus dem Adressenverriegelungsmittel eine neue Anfangsadresse lädt, wodurch die serielle Ausgabe aus dem aktuellen seriellen Zugriffsspeicher beendet wird und die serielle Ausgabe von einem anderen der zwei oder mehreren seriellen Zugriffsspeicher beginnt.
• Um die getrennte Reihenübertragung effektiv nutzen zu können, muß ein Mechanismus vorhanden sein, um den Punkt auswählen zu können, an dem die Abtastung des SAM die Hälften wechselt und an der zweiten Anschlußadresse beginnt. Derzeitige getrennte Reihenübertragungsmechanismen ermöglichen eine Auswahl des Beginnpunktes zur Ausgabe von Daten, ermöglichen jedoch nicht die Auswahl, wann die Ausgabe von einer Hälfte des SAM beendet werden soll und die Ausgabe von der anderen Hälfte des SAM beginnen soll. Daher ist es ein Ziel der vorliegenden Erfindung, eine Möglichkeit zur Auswahl dieses Registerumschaltpunktes bereitzustellen.
• Die vorliegende Erfindung bezieht sich auf die Implementierung eines seriellen Zugriffsspeichers SAM, eines Registers, das die externe Auswahl der auszuscannenden Hälfte des SAM erleichtert. Ein Steuerpin wählt aus, welche Hälfte des SAM aktiv ist. Während eine Hälfte des SAM ausgescannt wird, wird ein neuer Teil einer Datenreihe in die inaktive Hälfte des SAM geladen. In einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird die Funktion des Pins QSF, ein Ausgabestatuspin, durch eine getrennte Registerauswahl (SRS), ein Eingabesteuerpin, ersetzt. Eine Ebene oder eine Transaktion des SRS-Pins bewirkt, daß das SAM mit der Abtastung der derzeit aktiven Hälfte des SAM aufhört und mit der Abtastung der anderen Hälfte des SAMs beginnt, wobei dieser Beginn an der Anschlußadresse stattfindet. Zwar wird die Erfindung in bezug auf zwei Hälften des SAM beschrieben, doch läßt sich der SAM in eine beliebige Anzahl an Untergruppenteile unterteilen und in ähnlicher Weise steuern.
• Gemäß eines bevorzugten Merkmals der Erfindung wird das Adressenverriegelungsmittel an die Spaltenadresseneingabe angeschlossen, und die externe Anschlußadresse wird, wenn eine serielle Datenübertragung angegeben wird, auf die Spaltenadresse gesetzt.
• Gemäß eines weiteren bevorzugten Merkmals der Erfindung umfaßt der Speicher mit Doppelanschluß zwei serielle Zugriffsregisterspeicher, von denen jeder die Hälfte der Anzahl an Speicherelementen einer Reihe des Speicherbereichs aufweist.
• Gemäß eines anderen Merkmals der Erfindung wird umfaßt der Speicher mit Doppelanschluß zwei serielle Zugriffsregisterspeicher, von denen jeder ein Viertel der Anzahl an Speicherelementen einer Reihe des Speicherbereichs aufweist.
• Gemäß eines weiteren bevorzugten Merkmals der Erfindung wird ein Verfahren für den seriellen Zugriff auf Daten von einem Halbleiterspeicherbereich mit Elementen, die in Reihen und Spalten angeordnet sind, bereitgestellt, wobei dieses Verfahren folgende Schritte umfaßt die Dekodierung einer Reihenadresse zur Auswahl einer Reihe an Speicherelementen; die Übertragung eines ersten Teils der ausgewählten Reihe in ein erstes Speicherregister mit seriellem Zugriff; das Laden einer ersten Anschlußadresse in eine Adressenverriegelung mit seriellem Zugriff; die Übertragung eines zweiten Teils der Elemente der ausgewählten Reihe in ein zweites Speicherregister mit seriellem Zugriff; die Steuerung des ersten Speicherregisters mit seriellem Zugriff für den Beginn der Ausgabe der darin gespeicherten Daten, um die Daten, die an der ersten Anschlußadresse beginnen, seriell auszugeben; die Ausgabe eines Signals an einen seriellen Zugriffsspeicherzähler, das bewirkt, daß die zweite Anschlußadresse geladen wird, was dazu führt, daß die Steuerung zum zweiten Speicherregister mit seriellem Zugriff wechselt, um mit der Ausgabe der Daten, die im zweiten Speicherregister mit seriellem Zugriff gespeichert sind, zu beginnen, um die Daten, beginnend an der zweiten Anschlußadresse, seriell auszugeben; und die Wiederholung der Schritte des Ladens und der Signalausgabe, die abwechselnd am ersten und zweiten Speicherregister mit seriellem Zugriff ausgeführt werden, um Reihendaten von einer Anschlußadresse zum Signalpunkt in jedem Speicherregister mit seriellem Zugriff seriell auszugeben.
• Gemäß eines bevorzugten Merkmals der vorliegenden Erfindung umfaßt der Signalisierungsschritt des weiteren folgende Schritte: die externe Erzeugung eines Signals, das dem Speicher mit seriellem Zugriff befiehlt, eine nachfolgende Anschlußadresse zu laden.
• Ein Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend ausführlich beschrieben, wobei auf die folgenden Zeichnungen Bezug genommen wird:
• Figur 1 ist ein Blockdiagramm eines Video-RAMs gemäß der vorliegenden Erfindung,
• Figur 2 ist ein Blockdiagramm, das einen der Zähler, der zur Implementierung der vorliegenden Erfindung verwendet wurde, darstellt.
• Figur 3 ist eine schematische Darstellung eines VRAM-Speichers und eines Zeitabstimmungsdiagramms, die die Operation des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung illustriert.
• Ein VRAM ist ein verbesserter DRAM. Der DRAM-Teil eines VRAM arbeitet ähnlich wie bekannte DRAM-Geräte. Der DRAM-Teil wird in der oberen Hälfte von Figur 1 dargestellt. Um Pins einzusparen, sind die Adressen für Reihen und Spalten auf den Adreßzeilen 102 multiplexiert. Die Steuersignale RAS 105 und CAS 107 bestimmen (über die Steuerlogik 103), wann die Adressen auf den Eingabepins entweder in der Reihenadressenverriegelung 104 oder der Spaltenadressenverriegelung 106 verriegelt werden sollen. Diese verriegelten Adressen werden durch den Spaltendekoder 108 und den Reihendekoder 110 dekodiert, um auf eine der Speicherzellen im DRAM-Bereich 112 zu zeigen. Diese Zelle wird nun ausgewählt, um von ihr zu lesen oder um sie zu beschreiben, beispielsweise unter Verwendung der acht Dateneingabe-/-ausgabezeilen D0-D7 114.
• Der untere Teil von Figur 1 ist die zusätzliche Schaltung, durch die ein DRAM zu einem VRAM wird. Die wesentlichen Elemente dieser Schaltung sind die niedrigen und hohen Datenregister 120, 122, ebenso bekannt als serielle Zugriffsspeicherregister ("SAM"). Im bevorzugten Ausführungsbeispiel, einem 4MBit VRAM, wird jede 1024 Element-Reihe in zwei Gruppen von je 512 Spalten unterteilt. Die Auswahl jeder Gruppe erfolgt durch das höchste Ordnungsbit der verriegelten Spaltenadresse 106. Der SAM-Port ist 512 Spalten breit und läßt sich gleichzeitig nur an eine Spaltengruppe anschließen. (Zwar werden 4 MBit VRAMs beschrieben, doch ist die Erfindung nicht beschränkt auf eine bestimmte Dichte oder VRAM-Anordnung.)
• Zwei verschiedene Schaltungen sind erforderlich, um die Operation des SAM zu unterstützen. Eine besteht aus den Übertragungsgattern 124, 126. Diese Gatter werden verwendet, um wahrend der Datenübertragungsoperation die ausgewählte Reihe an das SAM-Register zu binden. Eine Datenübertragung ist ein spezieller VRAM-Zyklus, der Daten zwischen einer Reihe im DRAM-Bereich 112 und den SAM-Registern 120, 122 überträgt. Während des Datenübertragungszyklus wird die Reihenadresse 104 verwendet, um die zu übertragende Reihe auszuwählen. Da alle Spalten in einer Gruppe übertragen werden, wird die Spaltenadresse nicht benötigt und wird nicht verriegelt. Anstattdessen wird die Spaltenadresse in der SAM-Adressenverriegelung 128 verriegelt und als Beginnadresse oder Anschluß für das SAM verwendet. Das SAM ist ein sequenzieller serieller Port, daher wird die Adressierung durch einen Zähler erzeugt. Die SAM-Adressenverriegelung wird in den SAM-Adressenzähler 130 geladen, um eine Beginnadresse einzustellen. Jeder nachfolgende serielle Taktzyklus, SC 132, taktet den Zähler und zeigt auf die nächste Registerstelle (über den SAM-Dekoder 134), um Daten auf den seriellen Eingabe-/Ausgabeleitungen SD0-SD7 136 zu liefern.
• Eine der Verbesserungen gegenüber der ersten Generation von VRAMs ist die Fähigkeit, mit einer Hälfte des SAM unabhängig von der anderen Hälfte zu arbeiten. VRAMs der zweiten Generation besitzen einen weiteren speziellen Zyklus, nämlich eine sogenannte getrennte Datenübertragung. Dieser Zyklus unterteilt die ausgewählten 512 Spalten in zwei Hälften mit je 256 Spalten. Jede Hälfte mit 256 Spalten läßt sich unabhängig von der anderen Hälfte in das SAM laden. Jede Hälfte des SAM besitzt außerdem ihre eigene Anschlußadresse. Moderne VRAMs geben durch eine Statusausgabe QSF an, welche Hälfte des SAM aktiv adressiert wird. Moderne VRAMs beginnen an der Anschlußadresse und fahren fort, bis die Begrenzung, beispielsweise an 255 oder an 511, erreicht ist. An dieser Stelle wird eine neue Anschlußadresse aus der SAM-Adressenverriegelung geladen und QSF wechselt (beispielsweise von hoch zu niedrig oder umgekehrt).
• Es können mehrere unterschiedliche Konfigurationen des SAM- Adressenzählers 130 verwendet werden, um die SAM-Adressen zu erzeugen. Ein solches Verfahren verwendet zwei 8-Bit-Zähler, die je 256 Adressen erzeugen. Einer dieser Zähler erzeugt gerade Adressen zwischen 0 und 510. Der zweite Zähler erzeugt ungerade Adressen zwischen 1 und 511. Die Entscheidung, ob der gerade oder ungerade Zähler die Adresse liefert, erfolgt durch das neunte Bit der SAM-Adressenverriegelung. Ein Zähler dieses Typs ist in Figur 2 dargestellt.
• Der in Figur 2 abgebildete Zähler stellt einen der beiden Zähler dar, die man verwenden würde, um die SAM-Adressen zu erzeugen. Der Beginnpunkt oder die Anschlußadresse der SAM- Adressenverriegelung 128 wird in den Zähler geladen, um den Zähler auf den Leitungen 140 zu initialisieren. Der Zähler wird durch das Taktsignal 142 inkrementiert, das durch die Steuerlogik 103 erzeugt wird. Die Vordekoder 144, 146, 148 und 150 liefern je vier Bits für die nächste SAM-Adressendekodierungsphase. Während das bevorzugte Ausführungsbeispiel diese Form eines dualen Zählers verwendet, ist die vorliegende Erfindung keineswegs begrenzt auf die Implementierung eines solchen Zählertyps. Beispielsweise könnte auch ein einzelner Zähler, der die vollständige 9-Bit-Adresse erzeugt, verwendet werden.
• Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung ersetzt die QSF-Statusausgabe durch einen Eingabesteuerpin SRS 180 (getrennte Registerauswahl). Die vorliegende Erfindung strebt danach, aufgrund von Raumbeschränkungen, die die Gesamtanzahl der verfügbaren Eingabe- und Ausgabepins begrenzen, einen Pin zu ersetzen und nicht einen neuen Steuerpin hinzuzufügen. Die Erfindung könnte ebenso durch einfaches Hinzufügen eines separaten SRS Steuerpins implementiert werden. Die Steuerung des Springens zur Anschlußadresse in der anderen Hälfte des SAM-Registers wird implementiert, indem die SRS zur Steuerung des Ladens des SAM-Adressenzählers 130 verwendet wird. Das Signal LDS 181 bewirkt, daß der Zähler mit den Daten auf den Leitungen 140 geladen wird. Die vorliegende Erfindung stellt daher ein Mittel bereit, um einen Halte- oder Schaltpunkt im SAM auszuwählen, bevor das Ende der SAM-Hälfte erreicht ist. Im bevorzugten Ausführungsbeispiel durchläuft das SRS-Signal mit dem Steuersignal CNTO 182, das den Wechsel am Ende der ersten Hälfte des SAM bewirkt, eine ODER-Schaltung. Die ODER-Schaltung zeigt an, daß, wenn das SRS während VRAM-Zyklen, die nicht die SRS-Funktionen verwenden, inaktiv gehalten wird, der VRAM so funktioniert wie ein VRAM der bisherigen Technologie funktionieren würde.
• Figur 3 zeigt eine konzeptionelle Darstellung der Architektur und ein Zeitdiagramm, das die Verwendung des SRS darstellt. Der obere Teil der Figur zeigt eine Darstellung des DRAM- Bereichs 112 und der SAM-Register 120 und 122. Der DRAM- Bereich wurde in vier Segmente 210, 212, 214 und 216 unterteilt. Das Taktsignal 132 wird dargestellt, wie es in den SAM- Bereich eintritt. Der untere Teil von Figur 3 zeigt ein Zeitdiagramm. Die Impulse des seriellen Takts 132 werden oben dargestellt, wobei die hohen Werte als SC1, SC2 usw. angezeigt werden. Der Wert des SRS-Signals 180 wird in der Mitte des unteren Teils angezeigt. Die unteren Teile mit der Bezeichnung "Daten" geben an, daß die Daten auf den Leitungen 136 aus dem seriellen Zugriffsspeicher geleitet werden. Nach Puls SC1 wird das Datenbyte 1 aus dem unteren Teil des SAM-Registers (1L) übertragen. Für nachfolgende Impulse des seriellen Takts 132 folgt die Übertragung der Datenbytes 2L, 3L und 4L. Nach dem seriellen Taktimpuls 4, SC4, wechselt das SRS-Signal 180 von einem niedrigen auf einen hohen Wert. Dies bewirkt, daß der SAM-Zähler 130 mit einer neuen Anschlußadresse aus der SAM- Adressenverriegelung 128 geladen wird, was bewirkt, daß nachfolgende Daten vom hohen Datenregister 122 ausgegeben werden. Nach den seriellen Taktimpulsen 5, 6 und folgende ist die Datenausgabe 1H, 2H usw. Wie in Figur 3 gezeigt wird, erfordert das bevorzugte Ausführungsbeispiel nicht, daß das SRS- Signal 180 einen hohen Wert aufrechterhält. Das Springen oder erneute Laden des Zählers erfolgt auf der Grundlage einer Änderung im SRS-Signal von einem niedrigen auf einen hohen Wert. Sobald das Laden der Adresse erfolgt ist, kann das SRS jederzeit auf einen niedrigen Wert gebracht werden. Ein Wechsel vom hohen Datenregister auf das niedrige Datenregister könnte erneut bewirkt werden, indem SRS 180 auf einen hohen Wert gebracht wird.
• Im oben beschriebenen Ausführungsbeispiel werden Daten als Teil einer Reihe der Reihen des DRAM-Bereichs für die Übertragung zum seriellen Zugriffsspeicher ausgewählt. Jedoch können die Daten als Teil einer zum seriellen Zugriffsspeicher zu übertragenden Spalte ausgewählt werden, wobei derselbe Effekt wie oben auftritt. Darüber hinaus wurden die Daten als ein bestimmter Teil einer Reihe oder einer Spalte beschrieben; sie lassen sich aber auch in mehr oder weniger Teile als hier beschrieben aufteilen. Während die vorliegende Erfindung beispielsweise ein Viertel einer Reihe in die Hälfte eines seriellen Zugriffsspeichers lädt, kann in anderen Ausführungen die Hälfte oder ein Achtel einer Reihe geladen werden. Darüber hinaus könnten zusätzliche serielle Zugriffsregister anstelle der beiden im vorliegenden Ausführungsbeispiel gezeigten verwendet werden. Auf diese Weise können mehr als zwei serielle Zugriffsspeicher mit demselben Effekt wie oben beschrieben bereitgestellt werden.

Claims (6)

1. Ein Speicher mit Doppelanschluß, der folgendes umfaßt:

einen Speicherbereich (112) mit einer Mehrzahl an Speicherelementen, von denen auf jedes durch eine Reihen- und Adreßeingabe beliebig zugegriffen wird, um das Hineinschreiben oder Auslesen von Daten an der Reihen- und Spaltenstelle zu ermöglichen;

zwei oder mehr serielle Zugriffsspeichermittel (120, 122), von denen jedes selektiv auf einen bestimmten Teil der Daten einer Reihe oder Spalte der Speicherelemente parallel zugreift, und von denen jedes selektiv zu einem Ausgabeport geleitet wird, durch den der angegebene Datenteil synchron mit einem Taktsignal seriell ausgegeben wird; charakterisiert durch

ein Adressenverriegelungsmittel (128) zum Empfang einer externen Anschlußadresse, die das erste Element des angegebenen Datenteils, der aus einem der seriellen Zugriffsspeicher ausgegeben werden soll, angibt;

ein Adressenzählmittel (130) zur Erzeugung von Adressensignalen, die bewirken, daß Daten seriell aus einem aktuellen seriellen Zugriffsspeichermittel ausgegeben werden, in dem das Adressenzählmittel mit der Adresse im Adressenverriegelungsmittel initialisiert wird, und in dem das Adressenzählmittel die Adresse als Reaktion auf das Taktsignal inkrementiert;

und ein Mittel, das auf ein externes Signal (180) reagiert und bewirkt, daß das Adressenzählmittel (130) aus dem Adressenverriegelungsmittel (128) eine neue Anfangsadresse lädt, wodurch die serielle Ausgabe aus dem aktuellen seriellen Zugriffsspeicher beendet wird und die serielle Ausgabe von einem anderen der zwei oder mehreren seriellen Zugriffsspeicher beginnt.

2. Ein Speicher mit Doppelanschluß gemäß Anspruch 1, in dem das Adressenverriegelungsmittel (128) mit dem Spaltenadresseneingang verbunden ist und in dem die externe Anschlußadresse auf die Spaltenadresse gesetzt wird, wenn eine serielle Datenübertragung angegeben wird.

3. Ein Speicher mit Doppelanschluß gemäß Anspruch 1 mit zwei seriellen Zugriffsregisterspeichern (120, 122), von denen jeder die Hälfte der Speicherelemente in einer Reihe des Speicherbereichs aufweist.

4. Ein Speicher mit Doppelanschluß gemäß Anspruch 1 mit zwei seriellen Zugriffsregisterspeichern, von denen jeder ein Viertel der Speicherelemente in einer Reihe des Speicherbereichs aufweist.

5. Ein Verfahren für den seriellen Zugriff auf Daten von einem Halbleiterspeicherbereich (112) aus, der Elemente aufweist, die in Reihen und Spalten angeordnet sind, wobei das Verfahren die folgenden Schritte umfaßt:

Dekodierung einer Reihenadresse zur Auswahl einer Reihe an Speicherelementen;

Übertragung eines ersten Teils der Elemente in der ausgewählten Reihe zu einem ersten seriellen Zugriffsspeicherregister (120);

Laden einer ersten Anschlußadresse in eine serielle Zugriffsadressenverriegelung (128);

Übertragung eines zweiten Teils der Elemente in der ausgewählten Reihe zu einem zweiten seriellen Zugriffsspeicherregister (122);

Steuerung des ersten seriellen Zugriffsspeicherregisters für den Beginn der Übertragung der darin gespeicherten Daten zur seriellen Ausgabe der Daten, beginnend an der ersten Anschlußadresse; Laden einer zweiten Anschlußadresse in die serielle Zugriffsadressenverriegelung (128);

Abgabe eines Signals an einen seriellen Zugriffsspeicherzähler (130) zum Laden der zweiten Anschlußadresse, wodurch die Steuerung veranlaßt wird, in das zweite serielle Zugriffsspeicherregister zu wechseln und damit zu beginnen, die im zweiten seriellen Zugriffsspeicherregister gespeicherten Daten auszugeben und, beginnend an der zweiten Anschlußadresse, die Daten seriell auszugeben; und

Wiederholung der Schritte des Ladens und der Signalabgabe, wobei zwischen dem ersten und dem zweiten seriellen Zugriffsspeicherregister hin- und hergewechselt wird, zur seriellen Ausgabe von Reihendaten von einer Anschlußadresse zum Signalabgabepunkt in jedem seriellen Zugriffsspeicherregister.

6. Ein Verfahren gemäß Anspruch 5, bei dem der Schritt der Signalabgabe weiterhin folgende Schritte umfaßt:

die externe Erzeugung eines Signals, das dem seriellen Zugriffsspeicher befiehlt, eine nachfolgende Anschlußadresse zu laden.