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KR890001058B1 - 영상 표시 제어장치 - Google Patents

영상 표시 제어장치 Download PDF

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KR890001058B1
KR890001058B1 KR1019840004735A KR840004735A KR890001058B1 KR 890001058 B1 KR890001058 B1 KR 890001058B1 KR 1019840004735 A KR1019840004735 A KR 1019840004735A KR 840004735 A KR840004735 A KR 840004735A KR 890001058 B1 KR890001058 B1 KR 890001058B1
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미쓰비시덴기 가부시기가이샤
가다야마 니하지로우
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Abstract

내용 없음.

Description

영상 표시 제어장치
제1도는 종래의 영상 표시 제어장치의 1예를 도시한 블록도.
제2도는 클록과 비디오 메모리 어드레스와 그 비디오 메모리 어드레스에 의해서 호출되는 표시 데이터의 호출 타이밍과의 관계를 표시하는 타이밍 도면.
제3도는 CPU 1에서 본 비디오 메모리의 논리 어드레스 배치도.
제4도는 비디오 메모리 어드레스 카운터에서 본 비디오 메모리의 종래의 논리 어드레스 배치도.
제5도는 본 발명의 영상 표시 제어장치의 1실시예를 도시하는 구성 블록도.
제6도는 본 발명의 1실시예에 의한 클록과 비디오 메모리 어드레스와 그에 따라서 호출되는 표시 데이타와의 타이밍을 도시하는 타이밍 도면.
제7도는 본 발명의 1실시예에 있어서의 CPU에서 본 비디오 메모리의 논리 어드레스 배치를 도시한 도면.
제8도는 본 발명의 1실시예에 있어서의 비디오 메모리 어드레스 카운터에서 본 비디오 메모리의 논리 어드레스 배치를 도시한 도면.
제9도는 비디오 메모리 어드레스와 그 어드레스에 의해서 호출되는 데이터의 다른 조합을 도시한 도면.
본 발명은 영상표시(映像表示) 제어장치의 개량에 관해서, 특히, 영상 표시 제어장치에 구비된 비디오 메모리(video memory)를 효율 좋게 사용할 수 있도록 개량된 영상 표시 제어장치에 관한 것이다.
종래의 영상 표시 제어장치로서, 제1도에 도시한 것이 있었다. 제1도에 있어서, (1)은 본 장치 전체를 제어하는 CPU(중앙처리장치)로서, IC 칩(chip)「6845」가 사용되고 있다.
(2)는 CPU(1)에서 출력되는 어드레스를 전송하는 어드레스 버스(address bus), (3)은 CPU (1)에 입출력되는 데이터(data)를 전송하는 데이터 버스(data bus), (4)는 표시하는 정보를 기억하는 비디오 메모리, (5)는 표시 장치(17)(다음에 기술함)의 라스터(raster)에 동기해서 비디오 메모리(4)에 기억된 정보를 연속적으로 호출하기 위한 비디오 메모리 어드레스 카운터(vidoe memory address counter), (6)은 비디오 메모리 어드레스 카운터(5)에서 출력되는 비디오 메모리 어드레스를 전송하는 비디오 메모리 어드레스 버스, (7)은 어드레스 버스(2)와 비디오 메모리 어드레스 버스(6)과의 입력을 전환하기 위한 어드레스 멀티 플렉서(adress multiplexer)로서, IC 칩(chip)「LS257」4개가 사용되고 있다. (8)은 CPU (1)에서의 명령에 따라서 비디오 메모리(4)의 내용의 호출, 변경을 행하기 위한 데이터 버퍼(data bus buffer)로서, IC칩 「LS244」,「LS374」가 사용되고 있다.
(9)는 비디오 메모리 어드레스에 의해서 비디오 메모리(4)에서 호출된 표시용 데이터(표시용 정보)를 전송하기 위한 표시용 데이터 버스, (10)은 비디오 메모리(4)에서 병열로 호출된 표시용 데이터를, 표시 장치(17)의 라스터의 타이밍에 맞추어서 직열 신호를 변환하는 비디오 신호 엔코우더(encoder), (11)은 비디오 신호 엔코우더(10)에서 출력되는 비디오 신호, (12)는 표시 클록(clock) 발생기, (13)은 비디오 메모리 어드레스 카운터(5)의 카운터 수치를 차례로 보진하기 위한 클록, (14)는 병열의 표시용 데이터를 직열의 신호로 변환하기 위한 타이밍을 부여하는 클록, (15)는 표시 장치 17에 라스터 주사의 타이밍을 부여하기 위한 동기 신호 발생기, (16)은 그 동기 신호, (17)은 비디오 메모리(4)의 내용을 표시하는 라스터 주사형 표시 장치이다.
상기 비디오 메모리(4)는 병열적으로 표시하는 표시 정보를 각각 기억하는 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)로 구성되어 있고, 각각 IC 칩 「4416」이 사용되고 있다.
상기 데이터 버스 버퍼(8)은, CPU(1)이 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)에서, 데이터를 호출하든지, 각 비디오 메모리에 기억된 데이터를 변경하기 위해서 그 각각 비디오 메모리에 대응하여 데이터 버스 버퍼 A(8a) 및 데이터 버스 버퍼 B(8b)에 의해 구성되어 있다.
상기 데이터 버스(9)에 대해서도, 비디오 메모리 어드레스에 의해 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)에서 호출되는 표시 데이터를 전송하기 위해서 각각에 대응한 (9a)와 (9b)로 구성되어 있다.
더욱이, 상기 비디오 신호 엔코우터(10)은 표시 데이터 버스(9) 및 (9b)를 전송 되어 오는 표시 데이터를 직열 신호로 변환하는 시프트 레지스터(shift register) A (19a) 및 시프트 레지스터 B(19b)와 이 시프트 레지스터 A 및 시프트 레지스터 B에서 출력된 2조의 비디오 신호를 가산하는 논리화 회로(20)으로 구성되어 있다.
제2도는 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)의 표시 데이터의 호출 타이밍을 도시하고 있다.
제3도는 CPU(1)에서 본 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)의 논리 어드레스 배치를 도시하고 있다.
제4도는 비디오 메모리 어드레스 카운터(5)에서 본 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)의 논리 어드레스 배치를 도시하고 있다.
다음에, 이들 제2도 내지 제4도를 참조하여, 제1도에 도시한 종래의 영상 표시 제어장치의 동작에 대해서 설명한다. CPU(1)은 라스터 주사형 표시 장치(17)에 표시하고자 하는 화면 데이터(예를 들면, DA, DA+1, DA+2, …… DB, DB+1, DB+2, ……)을 어드레스 버스(2), 데이터 버스(3)을 거쳐서 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)의 각각의 어드레스에 기억시킨다.
이와 같이 해서 기억된 데이타가 제3도에 도시되어 있다. 이 제3도에서, AP, AP+1. AP+2, ……는 비디오 메모리 A(4a)의 어드레스이고, AQ, AQ+1, AQ+2, ……는 비디오 메모리 B(4b)의 어드레스이다.
제3도에 도시한 것과 같이, CPU(1)에서 본 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)의 논리 어드레스 배치는 직열적 배치이다.
비디오 메모리 A(4a) 및 비디오 메모리 B(4b)에 기억된 표시용 데이터는 비디오 메모리 어드레스 카운터(5)에 의해 연속적이며, 또한 주기적으로 호출된다.
이 호출 타이밍은 제2도에 도시한 것과 같이 클록(13)의 상승에 동기해서 출력되는 비디오 메모리 어드레스에 의해, 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)에 기억된 표시용 데이터(예를 들면 DA, DB)가 동시에 호출된다. 그 이유는 비디오 메모리 어드레스 카운터(5)에서 본 비디오 메모리 A(4a) 및 비디오 메모리 B(4b)의 논리 어드레스 배치는 제4도에 도시한 것과 같고, 병열로 표시하여야 할 데이터(예를 들면, DA와 ,DB, DA+1과 DB+1 등)은 비디오 메모리 어드레스 카운터(5) 측에서 본 동일의 비디오 메모리 어드레스(예를 들면, AX, AX+1 등)에 기억되어 있기 때문이다.
호출된 표시용 데이터는 전송 버스(9a), (9b)를 거쳐서 비디오 신호 엔코우터(10)의 시프트 레지스터 A(19a), 시프트 레지스터 B(19b)에 부여된다.
시프트 레지스터 A(19a) 및 시프트 레지스터 B(19b)에서는 표시용 데이터를 동시에 병직렬로 변환하고, 논리화 회로(20)에 가산한다. 그리고 비디오 신호(11)로서 출력한다. 비디오 신호(11)은 라스터 주사형 표시 장치(17)로서 동시에 표시된다. 즉, 비디오 메모리 A(4a)와 비디오 메모리B(4b)와의 표시내용이 동시에 표시장치(17)에 표시된다.
상술의 설명과 같이, 종래의 영상 표시 제어장치에서는 동시에 표시되는 표시용 데이터는 비디오 메모리 어드레스 카운터(5)에서 보아 병열적으로 배치된 논리 어드레스에 기억되고 있으므로, 비트(bit) 길이가 긴 표시용 데이터를 기억할 때에는 병열적으로 배치하는 논리 어드레스를 크게 하지 않으면 아니되고, 비디오 메모리의 용량을 증가시키지 않으면 아니된다는 결점이 있었다.
또, 비디오 메모리 어드레스 카운터(5)에서 본 논리 어드레스가 병열적으로 배치되어 있으므로, 비트 길이가 짧은 표시용 데이터가 기억되어 있을 때에는 비디오 메모리(4)에 미사용 부분이 많아져서, 경제적이며, 효율적인 비디오 메모리의 사용이 되지 않는다는 결점이 있었다.
본 발명은 이상의 점을 감안해서, 종래의 결점을 제거하고자 이루어진 것으로, 비디오 메모리 어드레스 카운터에서 출력되는 비디오 메모리 어드레스에 의해서, 비디오 메모리의 호출을 행할 때, 비디오 메모리에 주어지는 비디오 어드레스를 시분할적(時分割的)으로 부여하는 것에 의해, 비디오 메모리에 기억된 데이터의 호출을 같은 시간은 아니고, 시분할적으로 행하고, 비디오 메모리의 사용 효율을 향상시켜, 상대적으로 용량이 적은 비디오 메모리로서, 표시 데이터의 기억을 가능하게 한 영상 표시 제어장치를 제공하는 것이다.
다음에, 본 발명의 1실시예를 제5도에 따라서 상세하게 설명한다. 제5도에 있어서, 제1도에 도시한 부호와 동일 부호는, 제1도의 종래예와 같은 부분을 도시하고 있으므로 상세한 설명은 생략한다.
(21)은 비디오 메모리 어드레스 버스(6)을 거쳐서 전송되는 비디오 메모리 어드레스를 2종류의 비디오 메모리 어드레스로 변환하는 어드레스 변환 회로로서, 가산기(30)과 멀티 플렉서(31)로 구성된다.
변환된 각 비디오 메모리 어드레스는, 비디오 메모리 어드레스 버스(6')를 거쳐서, 어드레스 멀티 플렉서(7)에 전송된다. 어드레스 변환 회로(21)은 비디오 메모리 어드레스의 변환 타이밍을 취하기 위해서, 표시 클록 발생기(12)에서 그의 멀티 플렉서(31)에 클록(13)이 부여되고 있다.
(10')는 비디오 신호 엔코우더로서, 호출된 표시 데이터의 위상을 지연시키기 위한 지연 회로(22)가 마련되어 있는 것이 특이한 점이다. 이 지연 회로(22)에는 지연 타이밍을 맞추기 위한 클록(13)이 부여되여 있다.
상기 비디오 신호 엔코우터(10')는 예를 들면, 레벨(level) 입력 랫치(latch)가 사용되며, IC 칩 「LS166」이 사용되고 있다.
제6도는 본 발명의 1실시예에 의한 비디오 메모리 어드레스의 발생 타이밍과 표시 데이터의 호출 타이밍과의 관계를 도시하고 있다.
더욱이, 제7도 및 제8도는 각각 CPU(1)에서 본 비디오 메모리(4)의 논리 어드레스 배치 및 비디오 메모리 어드레스 카운터(5)에서 본 비디오 메모리(4)의 논리 어드레스 배치를 도시하고 있다.
다음에, 이들 제6도에서 제8도를 참조해서 제5도의 본 발명의 1실시예의 동작에 대해서 설명한다.
비디오 메모리 어드레스 카운터(5)에서 출력되는 비디오 메모리 어드레스(예를 들면 AX)는, 어드레스 변환 회로(21)에 의하여 2종류의 어드레스(예를 들면, AX와 이 AX에 대해 일정의 오프셋트(offset) 수치를 가진 AY)에 변환된다.
예를 들면, 어드레스 변환 회로(21)에 있어서, 비디오 메모리 어드레스 카운터(5)에서 출력되는 비디오 메모리 어드레스 AX+N이 멀티 플렉서(31)의 단자 B와 가산기(30)의 단자 A에 가해져서, 가산기(30)에는 그 단자 B에 고정한 오프셋트 수치 M이 부여되어 있으므로, 이것을 가산하는 것에 의해, 이 가산기(30)의 단자 Z로부터는 AX+N이 오프셋트 된 AY+N로 변환된 어드레스가 취출되고, 멀티 플렉서(31)이 단자(A)에 부여되고 있다. 이 멀티 플렉서(31)에서는 클록(13)이 “H”일 때, AX+N이 또 “L”일 때, AY+N의 어드레스가 선택된다.
즉, 상기와 같이 비디오 메모리 어드레스 예를 들면,AX가 어드레스 변환 회로(21)에 있어서, AX와 AY의 2종류의 어드레스에 변환되는 것이다.
이와 같이 해서 변환된 비디오 메모리 어드레스는, 어드레스 멀티 플렉서(7)을 거쳐서, 비디오 메모리(4)에 부여되므로 비디오 메모리(4)에서 호출되는 1표시 구간 내에 표시되는 데이터(예를 들면, DA와 DB)는 제6도에 도시한 것과 같이, 같은 시간은 아니고, 시간적으로 전후해서 호출된다. 따라서, 본 실시예에서는 비디오 메모리 어드레스 카운터(5)에서 본 비디오 메모리(4)의 논리 어드레스 배치는 제8도에 도시한 것과 같이 된다.
즉, 1표시 구간으로 표시되는 표시 데이터가 동일의 어드레스에 병열적으로 기억되어 있는 것은 아니고, 임의의 어드레스(예를 들면, AX)와 그 임의의 어드레스에 대해서, 일정한 오프셋트 수치를 가진 어드레스(예를 들면, AY)는 별개의 어드레스에 직열적으로 기억되어 있는 것으로 된다.
이와 같이, 비디오 메모리(4)의 논리 어드레스 배치가 CPU(1)에서 본 때의 논리 어드레스 배치와 마찬가지로, 직열적 논리 어드레스 배치로 되어 있다.
이것이 본 실시예의 특징의 하나이다.
시분할적으로 호출된 표시 데이터(예를 들면, DA와 DB)는 비디오 신호 엔코우더(encoder)(10')에 의해서 병직열로 변환한다.
이 때, 표시 데이터(예를 들면, DA와 DB)는 시분할적 호출되어서 시간적으로 전후해서 입력되기 때문에, 표시 데이터 DA와 DB”위상을 조정하기 위해서 지연 회로(22)가 활용된다.
즉, 표시 데이터 DA의 신호를 표시 데이터 DB의 신호와 같은 타이밍으로 지연하여 시프트(shift)하는 것에 의해, 비디오 신호 11(이 비디오 신호 11은, 제1도에 도시한 비디오 신호 11과 등가인 신호이다)을 얻을 수가 있다.
그리고, 상술의 설명에서는 1표시 구간에 동시에 표시하여야 할 데이터는 2조(예를 들면 DA와 DB)일 때에 대해서 설명하였으나, 3조 이상의 데이터를 1표시 구간에 동시에 표시할 때에 대해서도, 마찬가지로 적용된다.
상기 실시예에서는 임의의 어드레스 AX와 그 어드레스에 대해 일정한 오프셋트 수치를 가진 어드레스 AY(일정한 규칙성을 가진 어드레스)일 때를 설명하였으나, 어드레스 AX와 AY와의 규칙성을 변경하는 것에 의해, 비트 맵(bit map) 표시 데이터와, 문자 표시 데이터와의 동시 표시도 가능하다.
제9도는 그 1예를 도시한다.
제9도에서, 좌하는 어드레스 AX 관계(예를 들면, 비트 맵 표시 데이터를 표시한다), 우하는 어드레스 AY 관계(예를 들면, 문자 표시 데이터를 표시한다)로 하면, 그 표시는 제9도의 상부에 도시한 것과 같이 되는 것이다.
이상과 같이 본 발명에 의하면, 비디오 메모리 어드레스를 시분할해서 출력하는 것에 의해, 비디오 메모리에서 호출하는 표시 데이터를 시분할적으로 호출하도록 하였으므로, 비디오 메모리의 사용 효율이 향상된 영상 표시 제어장치로 할 수가 있다. 또, 종래의 장치와 비교해서 상대적으로 적은 용량의 비디오 메모리에 의해서, 종래의 장치와 마찬가지인 다수개의 각각의 표시 데이터를 동시에 화면으로 표시할 수가 있다.

Claims (2)

  1. 라스터 주사형의 표시 장치(17)의 화면 위에 표시되는 표시 정보를 기억하는 비디오 메모리(4)와, 해당 비디오 메모리에 기억된 표시 정보를 상기 화면의 주사 순서에 따라서 연속적으로 호출하는 비디오 메모리 어드레스 카운터(5)와를 포함하는 영상 표시 제어장치에 있어서, 1표시 구간에 표시하여야 할 정보를 상기 비디오 메모리(4)에서 시분할적으로 호출하기 위해, 상기 비디오 메모리 어드레스 카운터(5)로부터의 신호를 변환하는 비디오 메모리 어드레스 변환 회로(21)와, 상기 변환된 어드레스를 시분할하기 위한 비디오 메모리 어드레스 발생 클록 발생기(12)와를 구비하는 것을 특징으로 하는 영상 표시 제어장치.
  2. 상기 화면상에 다수의 정보를 동시에 표시하기 위하여, 상기 1표시 구간에 표시하여야 할 다수에 시분할된 정보를, 선택적으로 지연시켜서 시분할에 따른 지연을 보정하는 지연 회로(22)를 구비한 것을 특징으로 하는 특허청구의 범위 제1항 기재의 영상 표시 제어장치.
KR1019840004735A 1983-11-29 1984-08-08 영상 표시 제어장치 Expired KR890001058B1 (ko)

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JP58227201A JPS60117286A (ja) 1983-11-29 1983-11-29 映像表示制御装置

Publications (2)

Publication Number Publication Date
KR850005112A KR850005112A (ko) 1985-08-21
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FR (1) FR2555787B1 (ko)
GB (1) GB2151824B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8432552D0 (en) * 1984-12-21 1985-02-06 Plessey Co Plc Control circuits
JP2516387Y2 (ja) * 1987-08-19 1996-11-06 三洋電機株式会社 情報ファイル装置
US5047958A (en) * 1989-06-15 1991-09-10 Digital Equipment Corporation Linear address conversion

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE795584A (fr) * 1972-02-18 1973-08-16 Philips Nv Procede et dispositif de visualisation de caracteres constitues par des points lumineux suivant une trame, sur une surface de protection
DE2317596C3 (de) * 1973-04-07 1975-09-18 Kienzle Apparate Gmbh, 7730 Villingen-Schwenningen Druckeinrichtung
US4052719A (en) * 1973-07-30 1977-10-04 Independent Broadcasting Authority Television receiver system having facility for storage and display of character information selected from digitally encoded broadcast transmissions
GB1526232A (en) * 1975-10-08 1978-09-27 Texas Instruments Ltd Digital data storage systems
DE2758811C2 (de) * 1977-12-30 1979-05-31 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung für Matrixdrucker zum Erzeugen von Schriftzeichen nach dem Prinzip des Doppeldruckes
DE2819286C3 (de) * 1978-05-02 1981-01-22 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung zur Verbesserung der Anzeigenqualität bei der Darstellung von Zeichen auf Bildschirmen von nach dem Rasterprinzip arbeitenden Sichtgeräten
GB2072387A (en) * 1980-03-24 1981-09-30 Atari Inc Method and apparatus for memory address modification in digital systems
JPS5716487A (en) * 1980-04-11 1982-01-27 Ampex Computer graphic system
DD151237A1 (de) * 1980-05-29 1981-10-08 Wolfgang Matthes Einrichtung zur informationsdarstellung auf fernsehgeraeten
JPS6030037B2 (ja) * 1980-09-24 1985-07-13 日本電気ホームエレクトロニクス株式会社 メモリアドレス方式
JPS6048828B2 (ja) * 1980-09-25 1985-10-29 日本電気ホームエレクトロニクス株式会社 メモリアドレス方式
JPS57127982A (en) * 1981-01-27 1982-08-09 Nec Home Electronics Ltd Memory address system
JPS582874A (ja) * 1981-06-30 1983-01-08 富士通株式会社 フルグラフィックディスプレイ装置の画面構成変更回路
US4429306A (en) * 1981-09-11 1984-01-31 International Business Machines Corporation Addressing system for a multiple language character generator
GB2123656B (en) * 1982-06-09 1987-02-18 Tatsumi Denshi Kogyo Kk A method and an apparatus for displaying a unified picture on crt screens of multiple displaying devices
US4555763A (en) * 1982-07-01 1985-11-26 Decision Data Computer Corp. Method and apparatus for storage and accessing of characters, and electronic printer employing same
JPS5971105A (ja) * 1982-10-15 1984-04-21 Victor Co Of Japan Ltd アドレス信号発生回路

Also Published As

Publication number Publication date
GB2151824A (en) 1985-07-24
GB8430204D0 (en) 1985-01-09
US4707690A (en) 1987-11-17
DE3428099C2 (de) 1987-03-12
JPS60117286A (ja) 1985-06-24
DE3428099A1 (de) 1985-06-05
KR850005112A (ko) 1985-08-21
FR2555787B1 (fr) 1989-12-01
FR2555787A1 (fr) 1985-05-31
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