JPS60115088A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はシリアルアクセスを主とする半導体メモリに関
する。

〔従来技術〕

近年、半導体集積回路の製造技術の向上によって各種の
メモリが安価に入手できるようになった。

特にＭＯＳメモリにおいては、１トランジスタ型ダイナ
ミツクメモリの山川、によシ、そのビット単価が急速に
低下した。このためメモリの使用範囲が広がシ、計算機
の記憶装置以外にも各篠の端末装置などに使用されるよ
うになった。特に最近のオフィスオートメ−７ヨン（（
ＪＡ）化などによシ、表示装鰯、例えばＣＲＴディスプ
レイなどに使用され装置の機能の向上が計られるように
なってきている。

このようなディスプレイ用のメモリの使用法は各拙者え
られるが、最も単純な例として画面の１画素子に１ビツ
トのメモリを対応させて、メモリに書込まれた内容を画
面として表示するものがあげられる。このような装置に
おいては１画面の１画素子当シの表示レートは通常１５
ＭＨｚ〜３ＱＭＨｚである。従って、メモリの１ビツト
当夛のサイクルタイムは７０〜３ＱｎＳが必要と斤るが
、このよう外高速のサイクルタイムで動作する安価なダ
イナミックメモリは得られていない。

第１図は従来の半導体メモリの一ド１ｊの要部を示すブ
ロック図である。メモリの読出し又は書込み動作は、ま
ず行及び列アドレスバッファ回路５，６を動作させ、入
力アドレスＡＤＤを正補の信号とし、これを行及び列デ
コーダ２，３の入力信号とする。

行デコーダ２は１本の行線を選択し、メモリセルマトリ
ックス１の１行分のメモリセル情報を列線へ読出す。し
かる後読出し信号を増幅し列デコーダ３によって１本の
列掘が選択され、入出力スイッチ回路４を介して入出力
回路７に接続され、鯖。

出し、書込みがなされる。これらの一連の動作は、内部
のタイミング発生器（図示していない）で順次制御され
る。又、アクセスが完了すると、タイミング発生器の制
御によシ順次初期状態へと各回路は初期設定され、次の
アクセスを待つ状態となる。このようにダイナミックメ
モリでは、１サイクルごとに必らず初期状態に戻るため
、そのサイクルタイムは２５０〜３００ｎＳ程度よシ高
速化することは困鍾である。

なお最近ではページモードと呼ばれる動作がある。これ
は行アドレスで読出されたメモリセル５９を、列アドレ
スのみを変化させてアクセスする動作である。この方法
は毎回付線ケ決だする必要がなく高速化が可能であり１
．又列アドレスγ７−ケンシヤルに与えることによシ連
続ビットｌアクセスすることができる。しかし、これと
てもサイクルタイムは１５０〜２００ｎＳが限度である
。

一方、前述のディスプレイ用のメモリにおいてはランダ
ムである必要はない。これは表示装置のＣＲＴは画面の
端から端筐で順次走査していることから明らかである。

従って、このような装置に必要なメモリはシーケンシャ
ルにアクセスするようなメモリでも充分に使用可能でる
り、アドレスの必要性はないことになる。アドレスが不
要となれば、アドレス決定、デコーダ決定の時１ｆｉｉ
がサイクルタイム中に不要となｐ１更に一連化が可能と
なシ、かつデコーダに入力する正補のアドレス群も必〜
Ｃ−でなく、チップサイズの減少も可能となる。

第２図はかかる従来のンニケンシャルなアクセスを主と
した半導体メモリの要部を示すブロック図である２、メ
モリセルの読出しは、ランダムアクセスと同様に行アド
レスバツフア回路５がら得られる正補のアドレスを入力
とする行デコーダ２によって、メモリセルマトリックス
ｌの１本の行線が選択され、メモリセルの消却が列線に
読出され増幅される。その後列線の読出しはシフトレジ
スタ８の各ピットに、列線の情報を転送する。り７トレ
ジスタ８はよく知られているように、転送りロック信号
によって１ビツトつつデータを転送させていく。従って
、各列線のデータをシフトレジスタ８に転送した後に、
転送りロック信号によりシフトレジスタ８の出力を出力
回路９に与えることによシ、シリアルアクセスが可能と
人る。又書込みは書込み回ｈ−ｅｌｏよシン７トレジス
タ８へ与え、読出し時と同様に転送りロック信号で順次
シフトレジスタ８で転送した仏、シフトレジスタ８よシ
列線へデーターを再度送ることによって各列線のデータ
ーを変えることができる。

このようにシフトレジスタによる入出力は、シリアルア
クセスに適しているとＬえる。しかしなおこの方式にお
いては、書込みに問題が残る。これはシフトレジスタの
特性によって生じるものであり、シフトレジスタは転送
りロック信号の入るたびに１ビツトづつチーターが移動
する。従って、転送りロック信号がいくつ入ったかによ
って、入力されたデータがどこに入っているかが異なる
ことになる１、このため４２図の例では各行ごとに異な
る数の転送りロック信号が入ると、最初に入れたデータ
が次に読出す時の最初に出てくるとは限らなくなってし
まう。これを避けるためには、転送りロック信号は必ら
す一部数入れる必要があり、使用上の大きな制限１（な
るという欠点がある。更に、従来の半導体メモリには、
ンーケンンヤルアクセス中は行線を選択し続けることが
必要で、メモリの高速動作を阻害するという欠点もある
。

〔発明の目的〕

本発明の目的１１ゴ、上記欠点を除去することによシ、
シフトレジスタの転送りロック信号として必らずしも一
定数の信号を入れる必要のない、使用に便なンーケンン
ヤルなアクセスを主とする半導体メモリを提供し、更に
その一層の高速動作ケ可能とした半導体メモリを提供す
ることにある。

〔発明の構成〕

本第１の発明の半導体メモリは、メモリセルを行と列と
にマトリックス状に配置した半導体メモリにおいて、シ
フトレジスタと該シフトレジスタの出力を伝達するドラ
イバ回路とからなる列選択回路を含むことから構成され
る。

又、本第２の発明の半導体メモリは、メモリセルを行と
列とにマトリックス状に配置した半導体メモリにおいて
、シフトレジスタと該シフトレジスタの出力を伝達する
ドライバ回路からなる列選択回路か、ら姉記列の各列線
ごとに情報を一時記憶し所定の伝達全行う一時記憶手段
とを含むことから構成される。

〔実施例の説明〕

以下、本発明の実施例について図面を参照１〜で説明す
る。

第３図は本第１の発明の一実施例の要部を示すブロック
図である。

本実施例は、メモリセルを行と列とにマトリックス状に
配置した半導体メモリにおいて、７７ト含むことから構
成される。なお、第３図において、１１はメモリセルマ
トリックス、１２は行デコーダ、１３は行アドレスバツ
フア回路、１４は入出カス／Ｈ、！／　−ｒ＋”Ｊ　ｌ
”、　＋７　＋Ｊ入１勺１：ｐＪｌである。

すなわち、本実施例の回すもと、第１図に示した従来例
の回路と比較すると、第１図の列選択回路としての列デ
コーダ３の代りにソフトレジスタ１６とドライバ回ｉ１
５とを挿入したことが異なる点であシ、更に、第２図に
示した従来例の回路と比較すると、ドライバ回１ｓ１５
が付加され、第２図の単独の畳込み回路ｌＯが省かれて
いることが分る。

次に、本実施例の動作について説明する。

メモリセルへの続出し・」：込みは、メモリセルマトリ
ックス１１を、行アドレスバツフア回路１３から行デコ
ーダ１２によって、１本の行錫を選択し、各列Ｆｌ！ヘ
メモリセル情報の読出し・書込みを行うことは従来例と
全く同一である。各列線よりシフトレジスタ１６により
ドライバー回路１５を介して選択列線を決定し、入出力
スイッチ回路１４よシ入出力線を経由して入出力回路１
７に選択列線を接続する。シフトレジスタ１６によって
列線を選択するには、シフトレジスタ１６の初期値をプ
リチャージ期間中あるいは活性時にメモリセルの読出し
が完了するまでに、最初のビットが１１′他のビットが
ＩＯ“となるように与えておき、転送りロック信号が入
るごとにシフトレジスタ１６の入力を１０１とすること
によシ、ソフトレジスタ１６の各ビットは１個のみが１
１１他はすべて１０′とすることができる。従って、こ
のＩ　ｉ　Ｉを選択情報として使用して列線を選択する
。

次に、このことを、第４図に示す本実施例に用いられる
／７トレジスタ１６及びドライバ回）ｌｉｊ１５の一部
詳細回路図を参照してよシ詳細に説明する。

第４図において、ｎチャネルＭＯ８）ランジスタ（以下
ｎＭＯ８Ｔという。）ＱＩのソースは入力Ｄｎにゲート
は転送りロック信号病にドレインは節点Ｎ、に、ｎＭＯ
８’ｌ’　Ｑ２のソースは節点Ｎ２にゲート及びドレイ
ンは転送りロック信号戸、に、ｎへ４（ＪＳＴＱ３のソ
ースは転送りロック信号９３１にゲートは節点凡にドレ
インは節点Ｎ２に、ｎＭＯ８Ｔ　Ｑ４のソースは節点へ
２にゲートは転送りロック信号５２１２にドレインは節
点Ｎ３に、ｎｋｉＯ８Ｔ　Ｑ、のソースはル１１点Ｎ４
にゲート及びドレインは転送りロック信号病に、ｎＭＯ
８Ｔ　Ｑ６のソースはクロックダ２にゲートは節点Ｎ３
にドレインは節点Ｎ４及び出力Ｄｎ＋＋にそれぞれＭｊ
、続されて、１段分のシフトレジスタ１６′を構成し、
ｎＭＯ８Ｔ　Ｑｙのソースは放地電位にゲートは節点Ｎ
２にドレインは節点Ｎ、に、ｎＭＯ８Ｔ　Ｑｓのソース
は節点Ｎ、にゲートは節点Ｎ４にドレインは列線の選択
信号５Ｚ’Ｈにそれぞれ接続されてそのドライバ回路１
５′を構成している。

ｎＭＯ８’ｌ’　Ｑ、ｓ〜Ｑ６で構成される１段分のシ
フトレジスタ１６′は、入力１）ｎを転送りロック信洲
り。

、為によシ出力１）ｎ＋１　ｆ出力する。シフトレジス
タ１６′において（（−１、データの転送が完了したと
き節点Ｎ２と節点Ｎ４が互に逆相になっている。すなわ
ち、節点Ｎ２は、転送りロック信号翰がｌｌルベルから
１０ルベルに変化すると、前段の入力Ｄｎの逆相情報Ｄ
ｎ　となシ、更に転送りロック信号５２Ｉ２が入力され
そのレベルが１０ルベルになると、節点Ｎ２゜Ｎ３は餉
轢共に同一情報となシ、従って節点Ｎ４すなわち出力Ｄ
ｒ＋＋＋情報は前段の入力情報と同じｌ）ｎとなる。こ
の節点Ｎ２と節点Ｎ４が互に逆相の情報になっているこ
とを利用し、それぞれの節点をそれぞれのゲートに入力
しであるドライバ回路１５′のｎＭＵｓＴ　Ｑ７ともの
ソース・ドレインの節点Ｎ、が列線と入出力線を接続す
るスイッチングトランジスタのゲートに入力される。

すなわち、節点Ｎ４は通常のデコーダのＮＯ几節点に、
ｎＭ（ＪＳ’ｌ’　Ｑａはドライブトランジスタに相当
する。ここでグ、は列線の選択信号である。又、節点Ｎ
４はデコーダのＮＯ几節点に相当することがら、従来の
デコーダのようにｎ　Ｍ　ＯＳ　’１”　ＱＪのみでド
ライバ回路を４・１ζ成することも可能である。

このシフトレジスタ１６′の初期値の設定法は、転送り
ロック信号へ、９３２を共に１１“レベルにした後転送
りロック信号φ、を′０“レベルにすると、節点Ｎ４は
Ｏレベルとなり、大多数のソフトレジスタの各段の初期
値は１０ルベルとなるので、最初の段のみを初期値１１
ルベルにするＩケ６を付加して行なう。

この付加回路は例えは、初期値設駕時のみＩＩルベルと
なシ辿常／７ト動作時には１０ルベルであるクロック信
号φ。と、初期設定時は１０ルベルで通當ンフト動作時
には“１″レベルとなるクロック信号列によシそれぞれ
ゲートが、駆動源れるトランジスタ全ソフトレジスタの
初段に設けることによシ容易に実現できる。かくすると
初期値設定で初段は１１ルベル他はｌ□　＠　レベルと
なり、以後ｌソフトクロックごとに初段にはｌｏｔレベ
ルがセットされる。

以上、説明したとおり、本実施例によると、シフトレジ
スタ１６とドライバー回路１５とからなる列選択回路は
、第１図に示した従来例の通常ＮＯＲ回路から構成され
る列デコーダ３と全く同様の動作を行なうので、第２図
に示した従来のソフトレジスタのみによる７−ケン／ヤ
ルアクセスのように、必ず一定数の転送りロック信号を
入れる必要が無く使用に便なシーケンシャルなアクセス
を主とした半導体メモリが得られる。更に従来のベージ
モードサイクルと比較すると、プリチャージ期間に入出
力線のリセットとシフトレジスタの転送が同時に可能で
あるので、アドレスの決定とデコーダの決定に必要な時
間が年少となりサイクルの高速化が倚られることはもち
論である。

第５図は本第２の発明の一実施例の要部を示すブロック
図である。

本実施例は第：を図に示した本第１の発明の一実施例に
、トランスファスイッチ回路１８及びラインバッファ回
路１９からなる各列線ごとに情報を一時記憶し所定の伝
達を行う一時記憶手段を、メモリセルマトリックス１１
と入出力スイッチ回路１４間に挿入したことから構成さ
れるっなお、１２は行デコーダ、１３は行アドレスバツ
フア回路、１５はドライバ回路、］６はシフトレジスタ
、１７は入出力回路で、その（〆続と動作は前記一時記
憶手段を除いて第３図の実施例と同じである。

第６図は第５図の実施例の一飾詳細回路図で一対の列線
Ｂ、　、　Ｉ３．に関して示しである。

トランスファスイッチ回路１８は、ドレインがメモリセ
ルマトリックス１１の列ｈＪ　Ｂ＋　、　Ｂ＋に、ゲー
トがクロック信号炉、にソースがラインバッファ回路１
９の出力節点Ｎ５．　Ｎ６にそれぞれ接続されたｎＭＵ
ｓＴ　Ｑｕ　、Ｑ＋□からなっている。ラインバッファ
回％１９は、ソースが出力節点Ｎ、　、　Ｎ６にゲート
かクロック信号５２１８にドレインが電源ＶＤＤにそれ
ぞＩＬ接続されたｎＭＵｓＴ　（＞４ｓ　、　’Ｊ、＋
＋と、ゲートとドレインがそれぞれ交Ｍ　４ｐ　ｈ７：
されて出力節点Ｎ”；　＋　Ｎ６にソースが共通接続さ
れてゲートがクロック信号ρＳに接続されたｎＭＵｓＴ
　Ｑ１０を介して接地電位にそれぞれ接続されたｎＭＯ
８Ｑ＋ｓ　、　Ｑ＋。

からなり、ｎＭＯ８Ｔ　Ｑｌ！ｌ　、　ＱＣｓのドレイ
ンは入出力スイッチ回路１４を構成するｎＭＯ８Ｔ　９
．１Ｂ　、　（Ｊ、１ｐのドレインにそれぞれ接続され
る。ｎＭＯ８Ｔ　Ｑ、＋ｓ、ＱＣｓのゲートは共にドラ
イバー回路１５を構成するｎＭＯ８Ｔ　Ｑ２（、のドレ
インに接Ｕｃされ、ｎＭＯ８ＴＱ、。のケートはソフト
レジスタ１６の出力節点（第４図の節点Ｎす）にソース
はコ＞択情号戸。にそれぞれ接続される。

次に、第６図を参１ｔｉ４　して第５図の実施例のり１
作を説明する。

ラインバッファ回路１９の初期設定として、クロック信
号ＩｚＩ８及び９６８勿それぞれＩＩ″レベル及びＩｏ
ｊレベルとすると、ｎｒｓｉＯ８Ｔ　ＱＣｓ　、　（、
ｌ、、、　カオンしプリチャージを行ない、ラインバッ
ファ回路１９の各列は初期設定される。しかる後、読出
し増幅された信号が存在する列線対Ｂ、　、　Ｂ、　と
ラインバッファ回路１９を、クロック信号炉、によりト
ランス７丁スイッチ回路１８のｎＭＯ８Ｔ　Ｑ、、。

Ｑ、＋２をオンさぜることによ９１列線対の情報がライ
ンバッファ回路■９のｎＭＯ８Ｔ　ＱＣｓ、ＱＣｓから
なるスリップ７０ツブに入れる。しかる後トランスファ
スイッチ回路１８のｎＭＵｓｉ’　Ｑ、、、（、ｉ、２
をクロック信号ｌ、によりオフさせ、かつクロック信号
５１１！Ｉｓを′１”レベルとすることによりクリップ
７０ツブを活性化することにより、列線”ｌ＋Ｂ１の情
報はラインバッファ回路１９に取り込まれる。

その級この取シ込葦れた情報は、シフトレジスタ１６と
ドライバ回路よりの選択信相に応じて、選択列線が入出
力スイッチ回路１４のｎ１ＶＯ８ＴＱＨ。

Ｑ４ｏｅ介して入出力ＨＩ１０　ｌ、Ｉｌｏ　ｌにそれ
ぞれ接続される。

又１．督込みは、ラインバッファ回路１９のフリップフ
ロップｋｎ替えた後、メモリセル読出しの前に、クロッ
ク信号５２！Ｔにより列線対Ｂ、　、　Ｂ、とラインバ
ッファ回路１９を接続することにより、ラインバッファ
回路１９のフリップ７０ソゲで列線の放電が可能となり
、列線ヘラ４７７７７７回路１９に記憶されている情報
が転送できる、しかる後メモリセルをｕｉｌ　＜ことに
よ９列線に転送された情報がメモリセルに脅込まれる。

以上、説、明したとおり、本実施例によると、情報の読
出し・書込みを任意に行なうことが可能となる。従って
第２図に示した従来例及び第３図の木柄１の発明の一実
施例においては、ンーケンゾヤルアクセス中に情報のい
かんにかかわらず行線を選択し続ける必要があシ、−桁
分の選択時間が長時間に亘シ半樽体メモリの高速動作を
阻害するという欠点を除去し、シーヶンンヤルアクセス
の回数の制限を解消すると共に、よシ高速動作可能なノ
ーケンンヤルアクセスを主とする半導体メモリが得られ
る。

なお、以上の実施例においては、一つのシフトレジスタ
に対して一つのドライバー回路が対応する場合について
説明したけれども、本発明における７７トレジスタは従
来のデコーダのＮＯＲ部を代行するものであるため、従
来のように一つのシフトレジスタに対して複数のドライ
バ回路を付加することができる。又、シフトレジスタ及
び一時記憶手段は前記実施例に駆足されることなく他の
適切な回船によっても実現できることは言うまでもない
。

〔発明の効果〕

以上詳細に説明したとおり、本発明によれば、本発明の
半導体メモリはシフトレジスタとドライバ回路からなる
列選択回路を有しているので、ンークンシャルアクセス
の回数に制限のない使用に便なンーケンンヤルアクセス
を主とする半扉体メモリが得られる。更にこれに各列線
ごとに情報を一時記憶し伝遡する一時ｄピ憶手段を付加
することにより亀７−ケンンヤルアクセスの回数に制限
のない使用に便であると共により茜速動作が可能なンー
ケンンヤルアクセスを主とする半導体メモリが得られる
。

【図面の簡単な説明】

第１図は従来の半導体メモリの一例の擬部才示すブロッ
ク図、第２図は従来の半導体メモリの他の例の要部を示
すブロック図、第３図は木柄１の発明の一実施例の要部
をボナブロソク図、第４図はその一部詳細回路図、第５
図は木柄２の発明の一実施例の要部を示すブロック図、
第６図はその一部詳細回路図である。 １・・・・・・メモリセルマトリックス、２・・・・・
・行デコーダ、３・・・・・・列デコーダ、４・・・・
・・入出力スイッチ回路、５・・・・・・行アドレスバ
ツフア回路、６・・・・・・列アドレスバッファ回路、
７・・・・・・入出力回路、８・・・・・・シフトレジ
スタ、９・・・・・・出力口１１’Ｍ、１０・・・・・
・書込み回路、１１・・・・・・メモリセルマトリック
ス、１２・・・・・・行デコーダ、１３・・・・・・行
アドレスバツフア回路、１４・・・・・・入出力スイッ
チ回Ｂｉｔ　１５．ＩＦＩ’・・・・・・ドライバ回路
、ｌ　６　＋　ｌ　１６’・・・・・・シフトレジスタ
、１７・・・・・・入出力回路、１８・・・・・・トラ
ンスファスイッチ回路、１９・・・・・・ラインバッフ
ァ回路、　ＡＤＤ・・・・・・入カケドレス、Ｂ１　＋
　Ｂ１・・・・・・列線、ＤＩＮ・・・・・・情報入力
、ＤｏＵＴ　・・・・・・情報出力、　ｆ）ｎ　、ｉＪ
ｎ＋ｓ・・・・・・情報、Ｎ１〜Ｎ。・・・・・・節点
、Ｉ／（Ｊｌ、１．１０１・・・・・・入出力情報線、
Ｑ＋〜Ｑａ　、ＱｌＩ−Ｑｔｏ　−−ｎチャネルへｄｏ
ｓ　トランジスタ、ＷＥ・・・・・・活性化信号、戸、
、ｙ５２−・・・・・・転送りロック信号、戸、選択信
号、戸。、ｃｓ、５２＋。 ・・・・・・クロック信号。 第１図 ＷＥ　Ｄｒ〜 弔２図

Claims (2)

【特許請求の範囲】
1. （１）　メモリセルを行と列とにマトリックス状に配置
   した半導体メモリにおいて、シフトレジスタと該シフト
   レジスタの出力を伝達するドライノく回路とからなる列
   選択回路を含むことを特徴とする半導体メモリ。
2. （２）　メモリセルを行と列とにマトリ・ノクス状に耐
   振した半導体メモリにおいて、シフトレジスタと該シフ
   トレジスタの出力を伝達するドジイバ回路からなる列選
   択回路と、前記列の各列線ごとに情報を一時配置、屯し
   所定の伝達を行なう一時記１，０手段とを含むことを特
   徴とする半導体メモリ。