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KR920001732A - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

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KR920001732A
KR920001732A KR1019910010679A KR910010679A KR920001732A KR 920001732 A KR920001732 A KR 920001732A KR 1019910010679 A KR1019910010679 A KR 1019910010679A KR 910010679 A KR910010679 A KR 910010679A KR 920001732 A KR920001732 A KR 920001732A
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KR
South Korea
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well
conductivity type
conductivity
impurity diffusion
diffusion region
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KR1019910010679A
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Inventor
겡이찌 야스다
시게루 모리
마나시또 스호
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시기 모리야
미쓰비시 뎅끼 가부시끼가이샤
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Publication date
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D89/213—Design considerations for internal polarisation in field-effect devices

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  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 언더슈트의 현상을 설명하는 도면.
제3B도는 제3A도에 표시하는 메모리셀의 등가회로도.

Claims (12)

  1. 제1전도율형의 반도체기판(1)에 형성하는 제1전도율형(3a)의 제1웰과 제1전도융(3a)의 제1웰에 인접하는 상기 반도체기판(1)에 형성되는 제2전도율형웰(2b)과, 상기 제2전도율형웰(2b)에 형성되고 제2전도율형웰(3a)에 의해 에워싸이는 주변측벽과 저표면을 가지는 제1전도율형(2b)의 제2웰과 그리고 제1전도율형(3b)의 제2웰상에 형성되는 메모리셀(7b)과 소정의 극성의 전원공급 전압레벨의 전위를 가지는 상기 제2전도율형웰(3a)과 접지레벨의 전위를 가지는 제1전도율형(3b)의 상기 제2웰과 제1전도율형(3a)의 상기 제1웰을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 다른 소자와 분리되어 절연되고 제1전도율형(3a)의 상기 제1웰과 제1전도형(3b)의 상기제2웰표면에 각각 형성되는 제1전도율 불순물 확산영역(5)을 가지고 그 제1전도율형 불순물확산영역(5)은 접지 터미널에 접속되는 반도체 기억장치.
  3. 제1항에 있어서, 다른 소자와 분리되어 절연되고 상기 제2전도율형웰(2b)의 표면상기 형성되는 제2전도율형 불순물확산영역(4)을 가지고 그 제2전도율형 불순물확산영역(4)은 전원공급터미널에 접속되는 반도체 기억장치.
  4. 제1항에 있어서, 상기 반도체 기판(1)은 더욱 제1전도율형(3a)의 상기 제1웰에 인접하는 또다른 제2전도율형웰(2a)을 포함하고, 제1전도율형체널(6)의 MOSFET는 제2전도율형웰에 형성되고 제2전도율형체널(7a)의 MOSFET는 제1전도율형(3a)의 상기 제1웰에 형성되고 그리고 제1전도율형체널(6)의 상기 MOSFET와 제2전도율형 체널(7a)의 상기 MOSFET는 상보형 MOS회로를 구성하는 반도체 기억장치.
  5. 제1전도율형의 반도체기판(1)과 상기 반도체기판(1)의 주표면상에 형성되는 외부입력회로(7c)와 메모리셀(7b)과 그리고 상기 반도체기판(1)의 표면부에서의 제2전도율형웰(2b) 내부에 형성되는 제1전도율형웰(3b)와 제2전도율형웰(2b)을 포함하고 상기 외부입력회로(7c)는 상기 제1전도율형웰(3b)의 영역상에 제공되고 상기 메모리셀(7b)은 상기 전도율형웰(2b)의 영역외부에 제공되고 상기 제2전도율형웰(2b)은 소정의 전원 공급전압 레벨의 전위를 가지고 그리고 상기 제1전도율형웰(3b)은 접지레벨의 전위를 가지는 반도체 기억장치.
  6. 제5항에 있어서, 다른소자와 분리되어 상기 제1전도율형웰의 표면상에 형성되는 제1전도율형 불순물 확산영역(5)을 포함하고 제1전도율형 불순물확산영역은 접지터미널에 접속되는 반도체 기억장치.
  7. 제5항에 있어서, 다른소자와 분리되어 절연되고 상기 제2전도율형웰의 표면상에 형성하는 제2전도율형 불순물확산영역(4)을 포함하고 제2전도율형 불순물확산영역(4)은 전원공급터미널에 접속되는 반도체 기억장치.
  8. 제5항에 있어서, 상기 메모리셀(7b)은 상기 제2전도율형웰(2b)외측영역에 형성되는 다른 제1전도율형웰(3a)의 표면상에 형성되는 반도체 기억장치.
  9. 제5항에 있어서, 상기 메모리셀(7b)은 웰이 형성되지 않은 반도체기판(1)의 표면의 상기 제2전도율형웰(2b)와 부제 1전도율 영역에 형성되는 반도체 기억장치.
  10. 제1전도율형의 반도체기판(1)과 소정의 깊이에 반도체기판(1)의 표면에서 형성되는 제2전도율형웰(2c), 제1전도율형(3b)의 제2웰 그리고 제1전도율형(3a)의 제1웰과, 그리고 고에너지 이온주입에 의해 각 상기웰의 저표면의 깊이에서 소정의 깊이까지에 형성되는 제2전도율형 전도층(2d)과, 상기 반도체(1)과 제1전도율형(3a)의 상기 제1웰과 전기적으로 절연되도록 상기 제2전도율형 전도층(2d)에 의해 덮인 그의 전지표면과 상기 제2전도율형웰(2c)에 의해 에워싸이는 그의 주변측벽의 전표면을 가지는 제1전도율형(3B)의 상기 제2웰을 포함하는 반도체 기억장치.
  11. 제10항에 있어서, 제1전도율형(3b)의 상기 제2웰은 접지레벨의 전위를 가지고 그리고 그의 표면상에 형성되는 메모리셀(7b)을 가지고 그리고 상기 제2율형웰은 전원공급전압레벨의 전위를 가지는 반도체 기억장치.
  12. 제10항에 있어서, 외부입력회로(7c)는 제1전도율형(3b)의 상기 제2웰의 표면상에 형성되고 메모리셀(7b)은 제1전도율형(3a)의 상기 제1웰의 표면상에 형성되고 제1전도율형(3a,3b)의 상기 제1과 제2웰은 접지레벨의 전위를 가지고 그리고 상기 제2전도율형웰(2b)는 전원공급 전압레벨의 전위를 가지는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910010679A 1990-06-28 1991-06-26 반도체기억장치 KR950009893B1 (ko)

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