JP2609743B2 - 半導体装置 - Google Patents
半導体装置Info
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- 230000000694 effects Effects 0.000 description 9
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- 230000035515 penetration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置及びその製造方法に関し、特に
半導体基板の表面に設けられた複数種類の半導体領域の
製造及び該半導体領域を形成する方法に関するものであ
る。
半導体基板の表面に設けられた複数種類の半導体領域の
製造及び該半導体領域を形成する方法に関するものであ
る。
第２図は例えばアイ エス エス シー シー 89
ダイジェスト オブ テクニカル ペイパーズ（ISSCC
89 DIGEST OF TECHNICAL PAPERS）（P248,249）に示さ
れた半導体装置の断面構造を示す図であり、図におい
て、１はｎ型半導体基板で、その表面にはｐウェル15
と、これとは濃度が異なるｐウェル13とが隣接して形
成されており、さらに上記半導体基板１表面には、上記
ｐウェル13と隣接してｎウェル12が形成され、上記ｐ
ウェル15から若干離れて、上記ｐウェル13と同一濃
度のｐウェル14が形成されている。ここで、上記ｐウ
ェル15の表面には、ｎウェル16及びp+拡散領域15aが
形成されており、該p+拡散領域15aは電源電位ＶSSが供
給される電源ノード15bに接続されている。
ダイジェスト オブ テクニカル ペイパーズ（ISSCC
89 DIGEST OF TECHNICAL PAPERS）（P248,249）に示さ
れた半導体装置の断面構造を示す図であり、図におい
て、１はｎ型半導体基板で、その表面にはｐウェル15
と、これとは濃度が異なるｐウェル13とが隣接して形
成されており、さらに上記半導体基板１表面には、上記
ｐウェル13と隣接してｎウェル12が形成され、上記ｐ
ウェル15から若干離れて、上記ｐウェル13と同一濃
度のｐウェル14が形成されている。ここで、上記ｐウ
ェル15の表面には、ｎウェル16及びp+拡散領域15aが
形成されており、該p+拡散領域15aは電源電位ＶSSが供
給される電源ノード15bに接続されている。
また、上記ｎウェル12には、第１のｐ型MOSトランジ
スタ22のソース，ドレイン領域となる一対のp+拡散領域
12a、及び該ウェル12の電位を固定するためのn+拡散領
域12bが形成されており、上記p+拡散領域12aの一方及び
n+拡散領域12bは、電源電位Vextが供給される電源ノー
ド12cに接続されている。
スタ22のソース，ドレイン領域となる一対のp+拡散領域
12a、及び該ウェル12の電位を固定するためのn+拡散領
域12bが形成されており、上記p+拡散領域12aの一方及び
n+拡散領域12bは、電源電位Vextが供給される電源ノー
ド12cに接続されている。
上記ｐウェル13には、第１のｎ型MOSトランジスタ2
3のソース，ドレイン領域となる一対のn+拡散領域13a、
及び該ｐウェル13の電位を固定するためのp+拡散領域
13bが形成されており、n+拡散領域13aの一方及び該p+拡
散領域13bは、電源電位ＶSSが供給される電源ノード13c
に接続されている。
3のソース，ドレイン領域となる一対のn+拡散領域13a、
及び該ｐウェル13の電位を固定するためのp+拡散領域
13bが形成されており、n+拡散領域13aの一方及び該p+拡
散領域13bは、電源電位ＶSSが供給される電源ノード13c
に接続されている。
上記ｎウェル16には、第２のｐ型MOSトランジスタ26
のソース，ドレイン領域となる一対のp+拡散領域16a、
及び該ウェル16の電位を固定するためのn+拡散領域16b
が形成されており、上記p+拡散領域16aの一方及びn+拡
散領域16bは、電源電位Vintが供給される電源ノード16c
に接続され、上記p+拡散領域16aの他方は、上記ｐウェ
ル13の第１のｎ型MOSトランジスタ23のn+拡散領域13a
の他方に接続されている。
のソース，ドレイン領域となる一対のp+拡散領域16a、
及び該ウェル16の電位を固定するためのn+拡散領域16b
が形成されており、上記p+拡散領域16aの一方及びn+拡
散領域16bは、電源電位Vintが供給される電源ノード16c
に接続され、上記p+拡散領域16aの他方は、上記ｐウェ
ル13の第１のｎ型MOSトランジスタ23のn+拡散領域13a
の他方に接続されている。
上記ｐウェル14には、第２のｎ型MOSトランジスタ2
4のソース，ドレイン領域となる一対のn+拡散領域14a、
及び該ｐウェル14の電位を固定するためのp+拡散領域
14bが形成されており、該p+拡散領域14bは電源電位ＶBB
が供給される電源ノード14cに接続されている。
4のソース，ドレイン領域となる一対のn+拡散領域14a、
及び該ｐウェル14の電位を固定するためのp+拡散領域
14bが形成されており、該p+拡散領域14bは電源電位ＶBB
が供給される電源ノード14cに接続されている。
一般に、MOSFETが微細化されるにつれて、ウェルの不
純物濃度はますます上がる傾向にある。これは短チャン
ネル効果を抑えるためであり、その結果、スレッショル
ドVthのバックゲートバイアス依存性はますます強くな
っている。従ってトランジスタの高速化のためにはバッ
クゲートバイアスをかけない方が好ましい。
純物濃度はますます上がる傾向にある。これは短チャン
ネル効果を抑えるためであり、その結果、スレッショル
ドVthのバックゲートバイアス依存性はますます強くな
っている。従ってトランジスタの高速化のためにはバッ
クゲートバイアスをかけない方が好ましい。
しかしながら例えばダイナミックRAMのメモリセル部
のようにソフトエラー対策や素子分離耐圧の向上のため
にバックゲートバイアスをかけた方がよい場合もある。
従って、各々のトランジスタに最適なバックゲートバイ
アスをかけられることが最も望ましい。
のようにソフトエラー対策や素子分離耐圧の向上のため
にバックゲートバイアスをかけた方がよい場合もある。
従って、各々のトランジスタに最適なバックゲートバイ
アスをかけられることが最も望ましい。
第２図に示す従来の半導体装置では、上述したように
ｎウェル12にはVext、ｎウェル16にはVint、ｐウェル
13にはＶSS、ｐウェル14にはＶBB、ｐウェル15には
ＶSSのバックゲートバイアスがかかっている。
ｎウェル12にはVext、ｎウェル16にはVint、ｐウェル
13にはＶSS、ｐウェル14にはＶBB、ｐウェル15には
ＶSSのバックゲートバイアスがかかっている。
従来の半導体装置では、第２図に示されているよう
に、ｐウェル15内にｎウェル16を形成しているので、
ｎウェル16の領域においては、導電型としてはｎ型とな
っているものの、ｐウェル15の形成時に打ち込まれた
ｐ型不純物とｎウェル16の形成時に打ち込まれたｎ型不
純物が併存しており、このｎウェル16では不純物濃度が
高いためにキャリアのモビリティが低くなっている。
に、ｐウェル15内にｎウェル16を形成しているので、
ｎウェル16の領域においては、導電型としてはｎ型とな
っているものの、ｐウェル15の形成時に打ち込まれた
ｐ型不純物とｎウェル16の形成時に打ち込まれたｎ型不
純物が併存しており、このｎウェル16では不純物濃度が
高いためにキャリアのモビリティが低くなっている。
また、ｎウェル16がｐウェル15を突き抜けて、ｎ型
半導体基板１と接触してしまわないようにｎウェル16を
形成する必要があるが、拡散層の深さを制御することは
簡単ではない。
半導体基板１と接触してしまわないようにｎウェル16を
形成する必要があるが、拡散層の深さを制御することは
簡単ではない。
さらに、ｐウェル15とｐウェル13を同じ濃度にす
ると、ｎウェル16の形成時に打ち込む不純物の濃度が高
くなりすぎるので、ｐウェル15とｐウェル13の濃度
を異ならせてこれらのウェルを別々に形成しなければな
らず、またｎウェル12,16も上記ｐウェル15,13と同
様、濃度を変えて別々に形成する必要があり、マスク枚
数及び工程数が増えるという問題点があった。
ると、ｎウェル16の形成時に打ち込む不純物の濃度が高
くなりすぎるので、ｐウェル15とｐウェル13の濃度
を異ならせてこれらのウェルを別々に形成しなければな
らず、またｎウェル12,16も上記ｐウェル15,13と同
様、濃度を変えて別々に形成する必要があり、マスク枚
数及び工程数が増えるという問題点があった。
ところで、特開昭60−50953号公報，特開昭63−10237
1号公報，及び特開平２−105566号公報には、半導体装
置において、半導体基板上に形成した第１あるいは第２
導電型のエピタキシャル層の一部を、これが該エピタキ
シャル層の他の部分から電気的に絶縁されるよう、上記
エピタキシャル層底面部に形成した第２あるいは第１導
電型の埋込層及びエピタキシャル層中に形成した第２あ
るいは第１導電型領域により取り囲んだ構造が示されて
いる。
1号公報，及び特開平２−105566号公報には、半導体装
置において、半導体基板上に形成した第１あるいは第２
導電型のエピタキシャル層の一部を、これが該エピタキ
シャル層の他の部分から電気的に絶縁されるよう、上記
エピタキシャル層底面部に形成した第２あるいは第１導
電型の埋込層及びエピタキシャル層中に形成した第２あ
るいは第１導電型領域により取り囲んだ構造が示されて
いる。
しかしながら、これらの公報記載の半導体装置の構造
では、第１あるいは第２導電型のエピタキシャル層中
に、第２あるいは第１導電型の領域を不純物の注入によ
り選択的に形成して、上記エピタキシャル層の一部を他
の領域から電気的に絶縁しているため、導電型がエピタ
キシャル層と逆の領域では、ｎ型不純物とｐ型不純物と
が併存し、不純物濃度が高いものとなっている。このた
めこれらの領域は素子領域として用いた場合には、キャ
リアのモビリティが低い素子領域となってしまう。
では、第１あるいは第２導電型のエピタキシャル層中
に、第２あるいは第１導電型の領域を不純物の注入によ
り選択的に形成して、上記エピタキシャル層の一部を他
の領域から電気的に絶縁しているため、導電型がエピタ
キシャル層と逆の領域では、ｎ型不純物とｐ型不純物と
が併存し、不純物濃度が高いものとなっている。このた
めこれらの領域は素子領域として用いた場合には、キャ
リアのモビリティが低い素子領域となってしまう。
この発明は上記のような問題を解決するためになされ
たもので、半導体基板に、該基板や他の半導体領域（ウ
ェル）と電気的に絶縁されるべき、これらと同一導電型
の半導体領域（ウェル）を、その領域内でのキャリアの
モビリティの低下を抑えつつ形成することが可能である
とともに、上記半導体基板等と電気的に絶縁されるべき
半導体領域の基板への突き抜けを抑えることができ、し
かも半導体領域（ウェル）の作り分けの回数を少なくす
ることができる半導体装置を得ることを目的とする。
たもので、半導体基板に、該基板や他の半導体領域（ウ
ェル）と電気的に絶縁されるべき、これらと同一導電型
の半導体領域（ウェル）を、その領域内でのキャリアの
モビリティの低下を抑えつつ形成することが可能である
とともに、上記半導体基板等と電気的に絶縁されるべき
半導体領域の基板への突き抜けを抑えることができ、し
かも半導体領域（ウェル）の作り分けの回数を少なくす
ることができる半導体装置を得ることを目的とする。
また、この発明は、半導体基板に、該基板や他の半導
体領域（ウェル）と電気的に絶縁されるべき、これらと
同一導電型の半導体領域（ウェル）を、マスク枚数や工
程数の増大を抑えつつ簡単に形成することができ、しか
もこの際、上記基板等と電気的に絶縁された半導体領域
でのキャリアのモビリティの増大を小さく抑えることが
できる半導体装置の製造方法を得ることを目的とする。
体領域（ウェル）と電気的に絶縁されるべき、これらと
同一導電型の半導体領域（ウェル）を、マスク枚数や工
程数の増大を抑えつつ簡単に形成することができ、しか
もこの際、上記基板等と電気的に絶縁された半導体領域
でのキャリアのモビリティの増大を小さく抑えることが
できる半導体装置の製造方法を得ることを目的とする。
この発明に係る半導体装置（請求項１）は、第１導電
型の半導体基板の一主面に形成され、第１の電源電位が
供給される第１の電源ノードに接続される第１の第１導
電型半導体領域と、上記半導体基板の中に形成される第
２導電型の高エネルギーイオン注入層と、上記半導体基
板の一主面に、底面が上記高エネルギーイオン注入層の
上面とPN接合をなして形成され、上記第１の電源電位と
は異なる第２の電源電位が供給される第２の電源ノード
に接続される第２の第１導電型半導体領域と、上記半導
体基板の一主面に、底面が上記高エネルギーイオン注入
層の上面と接するとともに側面が上記第２の第１導電型
半導体領域の側面とPN接合をなして形成され、上記高エ
ネルギーイオン注入層とで上記第２の第１導電型半導体
領域を上記半導体基板及び上記第１の第１導電型半導体
領域と電気的に絶縁するための第２導電型半導体領域
と、上記第１の第１導電型半導体領域の表面に形成さ
れ、第１の第２導電型MOSトランジスタのソース及びド
レイン領域となる一対の第２導電型の第１拡散領域と、
上記第２の第１導電型半導体領域の表面に形成され、第
２の第２導電型MOSトランジスタのソース及びドレイン
領域となる一対の第２導電型の第２拡散領域と、上記第
２導電型半導体領域の表面に形成され、第１導電型MOS
トランジスタのソース及びドレイン領域となる一対の第
１導電型の拡散領域とを備えたものである。
型の半導体基板の一主面に形成され、第１の電源電位が
供給される第１の電源ノードに接続される第１の第１導
電型半導体領域と、上記半導体基板の中に形成される第
２導電型の高エネルギーイオン注入層と、上記半導体基
板の一主面に、底面が上記高エネルギーイオン注入層の
上面とPN接合をなして形成され、上記第１の電源電位と
は異なる第２の電源電位が供給される第２の電源ノード
に接続される第２の第１導電型半導体領域と、上記半導
体基板の一主面に、底面が上記高エネルギーイオン注入
層の上面と接するとともに側面が上記第２の第１導電型
半導体領域の側面とPN接合をなして形成され、上記高エ
ネルギーイオン注入層とで上記第２の第１導電型半導体
領域を上記半導体基板及び上記第１の第１導電型半導体
領域と電気的に絶縁するための第２導電型半導体領域
と、上記第１の第１導電型半導体領域の表面に形成さ
れ、第１の第２導電型MOSトランジスタのソース及びド
レイン領域となる一対の第２導電型の第１拡散領域と、
上記第２の第１導電型半導体領域の表面に形成され、第
２の第２導電型MOSトランジスタのソース及びドレイン
領域となる一対の第２導電型の第２拡散領域と、上記第
２導電型半導体領域の表面に形成され、第１導電型MOS
トランジスタのソース及びドレイン領域となる一対の第
１導電型の拡散領域とを備えたものである。
また、この発明に係る半導体装置（請求項２）は、上
記半導体装置（請求項１）において、上記第２導電型半
導体領域は、第１及び第２の電源電位とは異なる第３の
電源電位が供給される第３の電源ノードに接続されてい
るものである。
記半導体装置（請求項１）において、上記第２導電型半
導体領域は、第１及び第２の電源電位とは異なる第３の
電源電位が供給される第３の電源ノードに接続されてい
るものである。
また、この発明に係る半導体装置（請求項３）は、第
１及び第２の第１導電型半導体領域の濃度分布は同じで
あるものである。
１及び第２の第１導電型半導体領域の濃度分布は同じで
あるものである。
また、この発明に係る半導体装置の製造方法（請求項
４）は、半導体装置の製造方法において、第１導電型の
半導体基板の一主面に形成され、第１の電源電位が供給
される第１の電源ノードに接続される第１の第１導電型
半導体領域と、上記半導体基板の中に形成される第２導
電型の高エネルギーイオン注入層と、上記半導体基板の
一主面に、底面が上記高エネルギーイオン注入層の上面
とPN接合をなして形成され、上記第１の電源電位とは異
なる第２の電源電位が供給される第２の電源ノードに接
続される第２の第１導電型半導体領域と、上記半導体基
板の一主面に、底面が上記高エネルギーイオン注入層の
上面と接するとともに側面が上記第２の第１導電型半導
体領域の側面とPN接合をなして形成され、上記高エネル
ギーイオン注入層とで上記第２の第１導電型半導体領域
を上記半導体基板及び上記第１の第１導電型半導体領域
と電気的に絶縁するための第２導電型半導体領域と、上
記第１の第１導電型半導体領域の表面に形成され、第１
の第２導電型MOSトランジスタのソース及びドレイン領
域となる一対の第２導電型の第１拡散領域と、上記第２
の第１導電型半導体領域の表面に形成され、第２の第２
導電型MOSトランジスタのソース及びドレイン領域とな
る一対の第２導電型の第２拡散領域とを備えた半導体装
置を製造する方法において、上記第１及び第２の第１導
電型半導体領域を形成する半導体領域への第１導電型不
純物の拡散を同時に行うものである。
４）は、半導体装置の製造方法において、第１導電型の
半導体基板の一主面に形成され、第１の電源電位が供給
される第１の電源ノードに接続される第１の第１導電型
半導体領域と、上記半導体基板の中に形成される第２導
電型の高エネルギーイオン注入層と、上記半導体基板の
一主面に、底面が上記高エネルギーイオン注入層の上面
とPN接合をなして形成され、上記第１の電源電位とは異
なる第２の電源電位が供給される第２の電源ノードに接
続される第２の第１導電型半導体領域と、上記半導体基
板の一主面に、底面が上記高エネルギーイオン注入層の
上面と接するとともに側面が上記第２の第１導電型半導
体領域の側面とPN接合をなして形成され、上記高エネル
ギーイオン注入層とで上記第２の第１導電型半導体領域
を上記半導体基板及び上記第１の第１導電型半導体領域
と電気的に絶縁するための第２導電型半導体領域と、上
記第１の第１導電型半導体領域の表面に形成され、第１
の第２導電型MOSトランジスタのソース及びドレイン領
域となる一対の第２導電型の第１拡散領域と、上記第２
の第１導電型半導体領域の表面に形成され、第２の第２
導電型MOSトランジスタのソース及びドレイン領域とな
る一対の第２導電型の第２拡散領域とを備えた半導体装
置を製造する方法において、上記第１及び第２の第１導
電型半導体領域を形成する半導体領域への第１導電型不
純物の拡散を同時に行うものである。
また、この発明に係る半導体装置の製造方法（請求項
５）は、請求項４に記載の半導体装置の製造方法におい
て、上記半導体装置は、半導体基板の一主面に形成さ
れ、第１及び第２の電源電位とは異なる第３の電源電位
が供給される第３の電源ノードに接続される第２の第２
導電型半導体領域と、この第２の第２導電型半導体領域
の表面に形成され、第１導電型MOSトランジスタのソー
ス及びドレイン領域となる一対の第１導電型の拡散領域
とを有するものであり、上記第２導電型半導体領域及び
第２の第２導電型半導体領域を形成する半導体領域への
第２導電型不純物の拡散を同時に行うものである。
５）は、請求項４に記載の半導体装置の製造方法におい
て、上記半導体装置は、半導体基板の一主面に形成さ
れ、第１及び第２の電源電位とは異なる第３の電源電位
が供給される第３の電源ノードに接続される第２の第２
導電型半導体領域と、この第２の第２導電型半導体領域
の表面に形成され、第１導電型MOSトランジスタのソー
ス及びドレイン領域となる一対の第１導電型の拡散領域
とを有するものであり、上記第２導電型半導体領域及び
第２の第２導電型半導体領域を形成する半導体領域への
第２導電型不純物の拡散を同時に行うものである。
この発明に係る半導体装置においては、第１導電型半
導体基板の表面に位置する第１導電型半導体領域を、こ
れが上記半導体基板や他の第１導電型半導体領域から電
気的に絶縁されるよう、基板中に形成した高エネルギー
イオン注入層及び基板表面の第２導電型半導体領域によ
り囲んだから、上記基板等から電気的に絶縁されるべき
第１導電型半導体領域と他の第１導電型半導体領域に
は、電位が異なるバックゲートバイアスを独立して印加
することができる。また、上記電気的に絶縁されるべき
第１導電型半導体領域は、第２導電型の半導体領域中で
はなく、半導体基板の領域中に位置することとなるた
め、この第１導電型半導体領域中での不純物を第１導電
型のもののみにしてこの領域での不純物濃度を低減する
ことができ、該領域でのキャリアのモビリティの低下を
抑制することができる。
導体基板の表面に位置する第１導電型半導体領域を、こ
れが上記半導体基板や他の第１導電型半導体領域から電
気的に絶縁されるよう、基板中に形成した高エネルギー
イオン注入層及び基板表面の第２導電型半導体領域によ
り囲んだから、上記基板等から電気的に絶縁されるべき
第１導電型半導体領域と他の第１導電型半導体領域に
は、電位が異なるバックゲートバイアスを独立して印加
することができる。また、上記電気的に絶縁されるべき
第１導電型半導体領域は、第２導電型の半導体領域中で
はなく、半導体基板の領域中に位置することとなるた
め、この第１導電型半導体領域中での不純物を第１導電
型のもののみにしてこの領域での不純物濃度を低減する
ことができ、該領域でのキャリアのモビリティの低下を
抑制することができる。
また、上記第１導電型半導体領域と、これを周辺の第
１導電型領域から電気的に絶縁するための第２導電型半
導体領域とを平面的に重ねて形成する必要がなく、また
高エネルギーイオン注入層はその打ち込むエネルギーに
よって形成される深さが決まることから、製造時の制御
が容易になる。
１導電型領域から電気的に絶縁するための第２導電型半
導体領域とを平面的に重ねて形成する必要がなく、また
高エネルギーイオン注入層はその打ち込むエネルギーに
よって形成される深さが決まることから、製造時の制御
が容易になる。
また、この発明においては、上記第１導電型半導体領
域を周辺の第１導電型領域から電気的に絶縁するための
第２導電型半導体領域の表面に、第１導電型MOSトラン
ジスタのソース及びドレイン領域となる一対の第１導電
型の拡散領域を形成したので、基板表面のトランジスタ
素子による利用効率を高めることができる。
域を周辺の第１導電型領域から電気的に絶縁するための
第２導電型半導体領域の表面に、第１導電型MOSトラン
ジスタのソース及びドレイン領域となる一対の第１導電
型の拡散領域を形成したので、基板表面のトランジスタ
素子による利用効率を高めることができる。
また、この発明においては、上記第２導電型半導体領
域には、第１及び第２の電源電位とは異なる第３の電源
電位を印加するようにしたので、該領域内に配置された
トランジスタのバックゲートバイアスを最適なものとで
きる。
域には、第１及び第２の電源電位とは異なる第３の電源
電位を印加するようにしたので、該領域内に配置された
トランジスタのバックゲートバイアスを最適なものとで
きる。
さらに、この発明においては、上記第１及び第２の第
１導電型半導体領域の濃度分布を同一にしたので、上記
基板等から絶縁されるべき第１導電型半導体領域と、こ
れと同一導電型の他の半導体領域とを、濃度を変えて別
々の工程で形成する必要がなくなり、マスク数や工程数
の増加を抑えることが可能である。
１導電型半導体領域の濃度分布を同一にしたので、上記
基板等から絶縁されるべき第１導電型半導体領域と、こ
れと同一導電型の他の半導体領域とを、濃度を変えて別
々の工程で形成する必要がなくなり、マスク数や工程数
の増加を抑えることが可能である。
この発明に係る半導体装置の製造方法においては、第
２導電型MOSトランジスタが配置される第１の第１導電
型半導体領域と、第２導電型MOSトランジスタが配置さ
れ、周辺の第１導電型領域から電気的に絶縁されるべき
第２の第１導電型半導体領域とを同じ工程で形成するの
で、電位が異なるバックゲートバイアスを独立して印加
可能な複数の半導体領域を、マスク数や工程数の増加を
招くことなく形成することができる。
２導電型MOSトランジスタが配置される第１の第１導電
型半導体領域と、第２導電型MOSトランジスタが配置さ
れ、周辺の第１導電型領域から電気的に絶縁されるべき
第２の第１導電型半導体領域とを同じ工程で形成するの
で、電位が異なるバックゲートバイアスを独立して印加
可能な複数の半導体領域を、マスク数や工程数の増加を
招くことなく形成することができる。
この発明においては、上記半導体装置の製造方法にお
いて、上記第２の第１導電型半導体領域を周辺の第１導
電型領域から電気的に分離するための第２導電型半導体
領域と、上記第1,第２の第１導電型半導体領域に印加さ
れる第1,第２の電源電位と異なる第３の電源電位が印加
される第２の第２導電型半導体領域とを同じ工程で形成
するので、電位が異なるバックゲートバイアスを独立し
て印加可能な半導体領域の数を、マスク数や工程数の増
加を抑えつつ増大させることができる。
いて、上記第２の第１導電型半導体領域を周辺の第１導
電型領域から電気的に分離するための第２導電型半導体
領域と、上記第1,第２の第１導電型半導体領域に印加さ
れる第1,第２の電源電位と異なる第３の電源電位が印加
される第２の第２導電型半導体領域とを同じ工程で形成
するので、電位が異なるバックゲートバイアスを独立し
て印加可能な半導体領域の数を、マスク数や工程数の増
加を抑えつつ増大させることができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の断面構
造を示す図であり、図において、２はｎ型半導体基板
（第１導電型の半導体基板）１の表面に形成された第１
のｎウェル（第１の第１導電型半導体領域）、７は上記
半導体基板１の中に高エネルギーイオン注入により形成
されたp+型イオン注入層、６は上記ｎ型半導体基板１の
表面に、底面が上記高エネルギーイオン注入層７の上面
とPN接合をなして形成された第２のｎウェル（第２の第
１導電型半導体領域）で、上記第１のｎウェル２と同一
の濃度分布を持っている。
造を示す図であり、図において、２はｎ型半導体基板
（第１導電型の半導体基板）１の表面に形成された第１
のｎウェル（第１の第１導電型半導体領域）、７は上記
半導体基板１の中に高エネルギーイオン注入により形成
されたp+型イオン注入層、６は上記ｎ型半導体基板１の
表面に、底面が上記高エネルギーイオン注入層７の上面
とPN接合をなして形成された第２のｎウェル（第２の第
１導電型半導体領域）で、上記第１のｎウェル２と同一
の濃度分布を持っている。
また３及び５は、それぞれ上記半導体基板１の表面
に、その底面が上記イオン注入層７の上面と接するとと
もに側面が上記ｎウェル６の側面とPN接合をなして形成
されたｐウェル（第２導電型半導体領域）で、これらの
ｐウェル３及び５は、上記ｎウェル６がｎ型半導体基板
１及びｎウェル２から電気的に絶縁されるよう、上記イ
オン注入層７とともに上記ｎウェル６を囲んでいる。
に、その底面が上記イオン注入層７の上面と接するとと
もに側面が上記ｎウェル６の側面とPN接合をなして形成
されたｐウェル（第２導電型半導体領域）で、これらの
ｐウェル３及び５は、上記ｎウェル６がｎ型半導体基板
１及びｎウェル２から電気的に絶縁されるよう、上記イ
オン注入層７とともに上記ｎウェル６を囲んでいる。
さらに、４は上記半導体基板１の表面の、上記ｐウェ
ル５から所定距離離れた位置に形成された第２のｐウェ
ル（第２の第２導電型半導体領域）である。
ル５から所定距離離れた位置に形成された第２のｐウェ
ル（第２の第２導電型半導体領域）である。
ここで、上記ｐウェル５の表面にはp+拡散領域5aが形
成されており、該p+拡散領域5aは電源電位ＶSSが供給さ
れる電源ノード5cに接続されている。
成されており、該p+拡散領域5aは電源電位ＶSSが供給さ
れる電源ノード5cに接続されている。
また、上記ｎウェル２には、第１のｐ型MOSトランジ
スタ20のソース，ドレイン領域となる一対のp+拡散領域
2a、及び該ｎウェル２の電位を固定するためのn+拡散領
域2bが形成されており、上記p+拡散領域2aの一方及びn+
拡散領域2bは、電源電位Vextが供給される電源ノード2c
に接続されている。
スタ20のソース，ドレイン領域となる一対のp+拡散領域
2a、及び該ｎウェル２の電位を固定するためのn+拡散領
域2bが形成されており、上記p+拡散領域2aの一方及びn+
拡散領域2bは、電源電位Vextが供給される電源ノード2c
に接続されている。
上記ｐウェル３には、第１のｎ型MOSトランジスタ30
のソース，ドレイン領域となる一対のn+拡散領域3a、及
び該ｐウェル３の電位を固定するためのp+拡散領域3bが
形成されており、n+拡散領域3aの一方及び該p+拡散領域
3bは、電源電位ＶSSが供給される電源ノード3cに接続さ
れている。
のソース，ドレイン領域となる一対のn+拡散領域3a、及
び該ｐウェル３の電位を固定するためのp+拡散領域3bが
形成されており、n+拡散領域3aの一方及び該p+拡散領域
3bは、電源電位ＶSSが供給される電源ノード3cに接続さ
れている。
上記ｎウェル６には、第２のｐ型MOSトランジスタ60
のソース，ドレイン領域となる一対のp+拡散領域6a、及
び該ｎウェル６の電位を固定するためのn+拡散領域6bが
形成されており、上記p+拡散領域6aの一方及びn+拡散領
域6bは、電源電位Vintが供給される電源ノード6cに接続
され、上記p+拡散領域6aの他方は、上記ｐウェル３の第
１のｎ型MOSトランジスタ30のn+拡散領域3aの他方に接
続されている。
のソース，ドレイン領域となる一対のp+拡散領域6a、及
び該ｎウェル６の電位を固定するためのn+拡散領域6bが
形成されており、上記p+拡散領域6aの一方及びn+拡散領
域6bは、電源電位Vintが供給される電源ノード6cに接続
され、上記p+拡散領域6aの他方は、上記ｐウェル３の第
１のｎ型MOSトランジスタ30のn+拡散領域3aの他方に接
続されている。
上記ｐウェル４には、第２のｎ型MOSトランジスタ40
のソース，ドレイン領域となる一対のn+拡散領域4a、及
び該ｐウェル４の電位を固定するためのn+拡散領域4bが
形成されており、該p+拡散領域4bは電源電位ＶBBが供給
される電源ノード4cに接続されている。
のソース，ドレイン領域となる一対のn+拡散領域4a、及
び該ｐウェル４の電位を固定するためのn+拡散領域4bが
形成されており、該p+拡散領域4bは電源電位ＶBBが供給
される電源ノード4cに接続されている。
このような構造の半導体装置の製造方法では、上記ｎ
ウェル２とｎウェル６は同じ工程で形成し、上記ｐウェ
ル3,5とｐウェル４とは同一の工程で形成する。
ウェル２とｎウェル６は同じ工程で形成し、上記ｐウェ
ル3,5とｐウェル４とは同一の工程で形成する。
次に作用効果について説明する。
第１図に示すようにｐウェル中にｎウェルが作られる
ことがないので、ｐウェル3,4,5は特に濃度を変える必
要がなく、同じ工程で作ることができる。また高エネル
ギーイオン注入p+層７の形成においては、ｎ型半導体基
板１の該イオン注入層７部分以外には不純物は拡散され
ないので、ｎウェル６はｐ型不純物の存在しないｎ型半
導体基板部分に作るのとほぼ同じこととなる。従ってｎ
ウェル２とｎウェル６を形成するに際しても、不純物打
ち込み量を特にかえる必要もなく、該両ウェル2,6を同
じ工程で形成することができる。
ことがないので、ｐウェル3,4,5は特に濃度を変える必
要がなく、同じ工程で作ることができる。また高エネル
ギーイオン注入p+層７の形成においては、ｎ型半導体基
板１の該イオン注入層７部分以外には不純物は拡散され
ないので、ｎウェル６はｐ型不純物の存在しないｎ型半
導体基板部分に作るのとほぼ同じこととなる。従ってｎ
ウェル２とｎウェル６を形成するに際しても、不純物打
ち込み量を特にかえる必要もなく、該両ウェル2,6を同
じ工程で形成することができる。
しかもｎウェル６はｐウェル3,5及び高エネルギー注
入p+層７で囲まれているので、電気的には該ｎウェル６
はｎウェル２やｎ型半導体基板１からは絶縁されること
となる。従って、ｎウェル２とｎウェル６には独立にバ
ックゲートバイアスを与えることができる。またｐウェ
ル４はｎ型半導体基板１の領域により他のｐウェル3,5
と分離されているので、ｐウェル3,5とｐウェル４にも
独立にバックゲートバイアスを与えることができる。ま
た、高エネルギー注入p+層７は、その打ち込むエネルギ
ーによって形成される深さが決まるので、深さの制御が
し易く、ｎウェル６がｎ型半導体基板１に突き抜けてし
まう可能性が低くなる。
入p+層７で囲まれているので、電気的には該ｎウェル６
はｎウェル２やｎ型半導体基板１からは絶縁されること
となる。従って、ｎウェル２とｎウェル６には独立にバ
ックゲートバイアスを与えることができる。またｐウェ
ル４はｎ型半導体基板１の領域により他のｐウェル3,5
と分離されているので、ｐウェル3,5とｐウェル４にも
独立にバックゲートバイアスを与えることができる。ま
た、高エネルギー注入p+層７は、その打ち込むエネルギ
ーによって形成される深さが決まるので、深さの制御が
し易く、ｎウェル６がｎ型半導体基板１に突き抜けてし
まう可能性が低くなる。
また、前述のようにｎウェル６はｐ型不純物の存在し
ない基板領域に形成されるので、その形成時にはｎウェ
ル形成に必要な量の不純物だけを打ち込めばよく、必要
以上に不純物の濃度を上げなくてもよいので、モビリテ
ィーの低下を抑えることができる。
ない基板領域に形成されるので、その形成時にはｎウェ
ル形成に必要な量の不純物だけを打ち込めばよく、必要
以上に不純物の濃度を上げなくてもよいので、モビリテ
ィーの低下を抑えることができる。
このように本実施例では、ｎ型半導体基板１と電気的
に絶縁する必要のあるｎウェル６を、高エネルギー注入
p+層７とｐウェル3,5で囲むようにしたので、上記ｎウ
ェル６と他のｎウェル２とに独立にバックゲートバイア
スを与えることができる。また、ｐウェル3,5とｐウェ
ル４とはｎ型半導体基板の領域により分離されているの
で、これらのｐウェル3,5とｐウェル４にも独立にバッ
クゲートバイアスを与えることができる。
に絶縁する必要のあるｎウェル６を、高エネルギー注入
p+層７とｐウェル3,5で囲むようにしたので、上記ｎウ
ェル６と他のｎウェル２とに独立にバックゲートバイア
スを与えることができる。また、ｐウェル3,5とｐウェ
ル４とはｎ型半導体基板の領域により分離されているの
で、これらのｐウェル3,5とｐウェル４にも独立にバッ
クゲートバイアスを与えることができる。
また、上記複数のウェルは半導体基板の表面領域にオ
ーバーラップすることなく配置されているため、同一導
電型のウェルはすべて同一濃度にして１回の工程で作る
ことができる。さらにｎ型基板領域や他のｎウェルと絶
縁されるべきｎウェル部分の形成時には、ｎウェル形成
に必要な量の不純物を打ち込めばよく、必要以上に不純
物の濃度を上げなくてよいので上記ｎウェル部分でのモ
ビリティの低下を抑えることができる。
ーバーラップすることなく配置されているため、同一導
電型のウェルはすべて同一濃度にして１回の工程で作る
ことができる。さらにｎ型基板領域や他のｎウェルと絶
縁されるべきｎウェル部分の形成時には、ｎウェル形成
に必要な量の不純物を打ち込めばよく、必要以上に不純
物の濃度を上げなくてよいので上記ｎウェル部分でのモ
ビリティの低下を抑えることができる。
なお、上記実施例では、半導体装置の構造として、ｎ
型半導体基板上にウェルを形成したものを例に挙げた
が、これはｐ型半導体基板上にウェルを形成したもので
もよい。
型半導体基板上にウェルを形成したものを例に挙げた
が、これはｐ型半導体基板上にウェルを形成したもので
もよい。
以上のようにこの発明に係る半導体装置によれば、第
１導電型半導体基板の表面に位置する第１導電型半導体
領域を、これが上記半導体基板や他の第１導電型半導体
領域から電気的に絶縁されるよう、基板中に形成した高
エネルギーイオン注入層及び基板表面の第２導電型半導
体領域により囲んだので、上記基板等から電気的に絶縁
されるべき第１導電型半導体領域と他の第１導電型半導
体領域には、電位が異なるバックゲートバイアスを独立
して印加することができ、さらに上記電気的に絶縁され
るべき第１導電型半導体領域は、第２導電型の半導体領
域中ではなく、半導体基板の領域中に位置することとな
るため、この第１導電型半導体領域中での不純物を第１
導電型のもののみにしてこの領域での不純物濃度を低減
することができ、該領域でのキャリアのモビリティの低
下を抑制することができるという効果がある。
１導電型半導体基板の表面に位置する第１導電型半導体
領域を、これが上記半導体基板や他の第１導電型半導体
領域から電気的に絶縁されるよう、基板中に形成した高
エネルギーイオン注入層及び基板表面の第２導電型半導
体領域により囲んだので、上記基板等から電気的に絶縁
されるべき第１導電型半導体領域と他の第１導電型半導
体領域には、電位が異なるバックゲートバイアスを独立
して印加することができ、さらに上記電気的に絶縁され
るべき第１導電型半導体領域は、第２導電型の半導体領
域中ではなく、半導体基板の領域中に位置することとな
るため、この第１導電型半導体領域中での不純物を第１
導電型のもののみにしてこの領域での不純物濃度を低減
することができ、該領域でのキャリアのモビリティの低
下を抑制することができるという効果がある。
また、上記第１導電型半導体領域と、これを周辺の第
１導電型領域から電気的に絶縁するための第２導電型半
導体領域とを平面的に重ねて形成する必要がなく、また
高エネルギーイオン注入層はその打ち込むエネルギーに
よって形成される深さが決まることから、製造時の制御
が容易になるという効果もある。
１導電型領域から電気的に絶縁するための第２導電型半
導体領域とを平面的に重ねて形成する必要がなく、また
高エネルギーイオン注入層はその打ち込むエネルギーに
よって形成される深さが決まることから、製造時の制御
が容易になるという効果もある。
また、この発明によれば、上記第１導電型半導体領域
を周辺の第１導電型領域から電気的に絶縁するための第
２導電型半導体領域の表面に、第１導電型MOSトランジ
スタのソース及びドレイン領域となる一対の第１導電型
の拡散領域を形成したので、基板表面のトランジスタ素
子による利用効率を高めることができる効果がある。
を周辺の第１導電型領域から電気的に絶縁するための第
２導電型半導体領域の表面に、第１導電型MOSトランジ
スタのソース及びドレイン領域となる一対の第１導電型
の拡散領域を形成したので、基板表面のトランジスタ素
子による利用効率を高めることができる効果がある。
また、この発明によれば、上記第２導電型半導体領域
には、第１及び第２の電源電位とは異なる第３の電源電
位を印加するようにしたので、該領域内に配置されたト
ランジスタのバックゲートバイアスを最適なものとでき
る効果がある。
には、第１及び第２の電源電位とは異なる第３の電源電
位を印加するようにしたので、該領域内に配置されたト
ランジスタのバックゲートバイアスを最適なものとでき
る効果がある。
さらに、この発明によれば、上記第１及び第２の第１
導電型半導体領域の濃度分布を同一にしたので、上記基
板等から絶縁されるべき第１導電型半導体領域と、これ
と同一導電型の他の半導体領域とを、濃度を変えて別々
の工程で形成する必要がなくなり、マスク数や工程数の
増加を抑えることができる効果がある。
導電型半導体領域の濃度分布を同一にしたので、上記基
板等から絶縁されるべき第１導電型半導体領域と、これ
と同一導電型の他の半導体領域とを、濃度を変えて別々
の工程で形成する必要がなくなり、マスク数や工程数の
増加を抑えることができる効果がある。
この発明に係る半導体装置の製造方法によれば、第２
導電型MOSトランジスタが配置される第１の第１導電型
半導体領域と、第２導電型MOSトランジスタが配置さ
れ、周辺の第１導電型領域から電気的に絶縁されるべき
第２の第１導電型半導体領域とを同じ工程で形成するの
で、電位が異なるバックゲートバイアスを独立して印加
可能な複数の半導体領域を、マスク数や工程数の増加を
招くことなく形成することができる効果がある。
導電型MOSトランジスタが配置される第１の第１導電型
半導体領域と、第２導電型MOSトランジスタが配置さ
れ、周辺の第１導電型領域から電気的に絶縁されるべき
第２の第１導電型半導体領域とを同じ工程で形成するの
で、電位が異なるバックゲートバイアスを独立して印加
可能な複数の半導体領域を、マスク数や工程数の増加を
招くことなく形成することができる効果がある。
この発明によれば、上記第２の第１導電型半導体領域
を周辺の第１導電型領域から電気的に分離するための第
２導電型半導体領域と、上記第1,第２の第１導電型半導
体領域に印加される第1,第２の電源電位と異なる第３の
電源電位が印加される第２の第２導電型半導体領域とを
同じ工程で形成するので、電位が異なるバックゲートバ
イアスを独立して印加可能な半導体領域の数を、マスク
数や工程数の増加を抑えつつ増大させることができる効
果がある。
を周辺の第１導電型領域から電気的に分離するための第
２導電型半導体領域と、上記第1,第２の第１導電型半導
体領域に印加される第1,第２の電源電位と異なる第３の
電源電位が印加される第２の第２導電型半導体領域とを
同じ工程で形成するので、電位が異なるバックゲートバ
イアスを独立して印加可能な半導体領域の数を、マスク
数や工程数の増加を抑えつつ増大させることができる効
果がある。
第１図はこの発明の一実施例による半導体装置の断面
図、第２図は従来の半導体装置の断面図である。 １……ｎ型半導体基板（第１導電型半導体基板）、２…
…第１のｎウェル（第１の第１導電型半導体領域）、3,
5……ｐウェル（第２導電型半導体領域）、４……ｐウ
ェル（第２の第２導電型半導体領域）、６……第２のｎ
ウェル（第２の第１導電型半導体領域）、７……高エネ
ルギーイオン注入p+層（第２導電型の高エネルギーイオ
ン注入層）。 なお、図中同一符号は同一または相当部分を示す。
図、第２図は従来の半導体装置の断面図である。 １……ｎ型半導体基板（第１導電型半導体基板）、２…
…第１のｎウェル（第１の第１導電型半導体領域）、3,
5……ｐウェル（第２導電型半導体領域）、４……ｐウ
ェル（第２の第２導電型半導体領域）、６……第２のｎ
ウェル（第２の第１導電型半導体領域）、７……高エネ
ルギーイオン注入p+層（第２導電型の高エネルギーイオ
ン注入層）。 なお、図中同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】第１導電型の半導体基板の一主面に形成さ
れ、第１の電源電位が供給される第１の電源ノードに接
続される第１の第１導電型半導体領域と、 上記半導体基板の中に形成される第２導電型の高エネル
ギーイオン注入層と、 上記半導体基板の一主面に、底面が上記高エネルギーイ
オン注入層の上面とPN接合をなして形成され、上記第１
の電源電位とは異なる第２の電源電位が供給される第２
の電源ノードに接続される第２の第１導電型半導体領域
と、 上記半導体基板の一主面に、底面が上記高エネルギーイ
オン注入層の上面と接するとともに側面が上記第２の第
１導電型半導体領域の側面とPN接合をなして形成され、
上記高エネルギーイオン注入層とで上記第２の第１導電
型半導体領域を上記半導体基板及び上記第１の第１導電
型半導体領域と電気的に絶縁するための第２導電型半導
体領域と、 上記第１の第１導電型半導体領域の表面に形成され、第
１の第２導電型MOSトランジスタのソース及びドレイン
領域となる一対の第２導電型の第１拡散領域と、 上記第２の第１導電型半導体領域の表面に形成され、第
２の第２導電型MOSトランジスタのソース及びドレイン
領域となる一対の第２導電型の第２拡散領域と、 上記第２導電型半導体領域の表面に形成され、第１導電
型MOSトランジスタのソース及びドレイン領域となる一
対の第１導電型の拡散領域とを備えたことを特徴とする
半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、 上記第２導電型半導体領域は、第１及び第２の電源電位
とは異なる第３の電源電位が供給される第３の電源ノー
ドに接続されていることを特徴とする半導体装置。 - 【請求項３】請求項１に記載の半導体装置において、 第１及び第２の第１導電型半導体領域の濃度分布は同じ
であることを特徴とする半導体装置。 - 【請求項４】第１導電型の半導体基板の一主面に形成さ
れ、第１の電源電位が供給される第１の電源ノードに接
続される第１の第１導電型半導体領域と、 上記半導体基板の中に形成される第２導電型の高エネル
ギーイオン注入層と、 上記半導体基板の一主面に、底面が上記高エネルギーイ
オン注入層の上面とPN接合をなして形成され、上記第１
の電源電位とは異なる第２の電源電位が供給される第２
の電源ノードに接続される第２の第１導電型半導体領域
と、 上記半導体基板の一主面に、底面が上記高エネルギーイ
オン注入層の上面と接するとともに側面が上記第２の第
１導電型半導体領域の側面とPN接合をなして形成され、
上記高エネルギーイオン注入層とで上記第２の第１導電
型半導体領域を上記半導体基板及び上記第１の第１導電
型半導体領域と電気的に絶縁するための第２導電型半導
体領域と、 上記第１の第１導電型半導体領域の表面に形成され、第
１の第２導電型MOSトランジスタのソース及びドレイン
領域となる一対の第２導電型の第１拡散領域と、 上記第２の第１導電型半導体領域の表面に形成され、第
２の第２導電型MOSトランジスタのソース及びドレイン
領域となる一対の第２導電型の第２拡散領域とを備えた
半導体装置を製造する方法において、 上記第１及び第２の第１導電型半導体領域を形成する半
導体領域への第１導電型不純物の拡散を同時に行うこと
を特徴とする半導体装置の製造方法。 - 【請求項５】上記半導体装置は、 半導体基板の一主面に形成され、第１及び第２の電源電
位とは異なる第３の電源電位が供給される第３の電源ノ
ードに接続される第２の第２導電型半導体領域と、 この第２の第２導電型半導体領域の表面に形成され、第
１導電型MOSトランジスタのソース及びドレイン領域と
なる一対の第１導電型の拡散領域とを有するものであ
り、 上記第２導電型半導体領域及び第２の第２導電型半導体
領域を形成する半導体領域への第２導電型不純物の拡散
を同時に行うことを特徴とする請求項４記載の半導体装
置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172407A JP2609743B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体装置 |
| KR1019910010679A KR950009893B1 (ko) | 1990-06-28 | 1991-06-26 | 반도체기억장치 |
| US07/722,164 US5281842A (en) | 1990-06-28 | 1991-06-27 | Dynamic random access memory with isolated well structure |
| DE4121292A DE4121292C2 (de) | 1990-06-28 | 1991-06-27 | Halbleiterspeichervorrichtung |
| DE4143521A DE4143521C2 (de) | 1990-06-28 | 1991-06-27 | Halbleiterspeichervorrichtung |
| US08/496,569 USRE35613E (en) | 1990-06-28 | 1995-06-29 | Dynamic random access memory with isolated well structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172407A JP2609743B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461269A JPH0461269A (ja) | 1992-02-27 |
| JP2609743B2 true JP2609743B2 (ja) | 1997-05-14 |
Family
ID=15941386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
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