KR900000180B1 - 반도체 기억장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치의 제조방법

제1a, b, c도∼제7a, b, c도는 본 발명의 일실시예에 따른 다이내믹 램의 제조공정을 설명하기 위한 것으로서, 각 도면의 a도는 평면도, b도는 A-A'선 단면도, c도는 사시도.

제8a, b, c도는 주변회로간 경계부위의 제조공정을 설명하기 위한 도면.

제9a, b도는 종래 다이내믹 램의 구성을 나타내는 평면도와 A-A'선 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : P⁺형 Si기판 2 : 산화막

3 : 광 차단층 4 : 피일드막

5 : P형층 6 : 산화막

7 : 광 차단층 8 : n⁺형층

9 : 캐패시터 절연막 10 : 캐패시터 전극

11 : 게이트 절연막 12 : 게이트 전극(워드선)

13, 14 : n⁺형층 15 : 소자보호막

16 : A1배선(비트선)

본 발명은 하나의 캐패시터에 대해서 하나의 트랜지스터가 있는 구조로 된 메모리 셀을 구비하고 있는 반도체 기억 장치의 제조방법에 관한 것이다.

반도체 기판에 형성되어 있는 종래의 기억장치로서는 한개의 MOS 트랜지스터와 한개의 MOS 캐패시터로 메모리셀이 구성되는 MOS형 다이내믹 램이 소개되어 있다. 이러한 다이내믹 램에 있어서는 MOS 캐패시터에 전하가 축전되어 있는지의 여부에 따라 정보의 기억이 행하여진다. 또한, MOS 트랜지스터를 매개하여 비트선(bit line)에 MOS 캐패시터의 전하를 방출하는 그 전위 변화를 검출하는 방법에 의해서 정보의 독출(Read out)이 행하여진다.

근래에는 반도체의 제조기술이 진보함에 따라서, 특히 미세가공기술이 진보함에 따라서 다이내믹 램의 대용량화가 급속히 발전하고 있다. 다이내믹 램을 대용량화 하는데에 있어서의 가장 큰 문제는 메모리 셀의 면적을 작게하고 캐패시터의 용량을 어떻게 하면 크게 유지할 수 있느냐 하는 점이 있다.

다이내믹 램의 정보를 읽을 때 전위변화의 크기는 캐패시터에 축적되는 전하량의 크기에 의해서 결정되는데, 동작여유나 α선 입사등의 노이즈에 대한 여유를 생각하면 최소한 필요로 하는 전하량이 결정된다. 그리고 축전하량은 MOS 캐패시터의 용량과 인가전압에 의해 결정되는바, 인가전압은 전원전압으로 결정되기 때문에 MOS 캐패시터의 용량을 필요한 만큼 확보할 필요가 있다.

제9a, b도는 종래의 일반적인 다이내믹 램의 구성을 나타내는 평면도와 그 A-A'선 단면도로서, 소자가 분리된 P형 Si기판(21)에 제1게이트 절연막(22)을 매개하여 제1층 다결정 실리콘막으로 된 MOS 캐패시터 전국(23)이 모든 비트에 공통으로 형성되어 있고, MOS 캐패시터 전극(23)의 상측에는 제2게이트 절연막(24)을 매개하여 제2층 다결정 실리콘막으로 된 게이트 전극(25)이 형성되어 있으며, 이 게이트 전극(25)을 마스크로 하여 소오스와 드레인 영역이 되는 n⁺형층(27)(28)이 확산되어서 형성되어 있다. 도면에서의 미설명 부호 26은 MOS 캐패시터의 기판측전극이 되는 n형층이다. 도면에서 알수 있듯이, 게이트 전극(25)은 종방향으로 인접한 메모리 셀의 캐패시터 전극(23)상에 연속적으로 배치되고, 이는 워드선(word line)이 된다.

한편, MOS 트렌지스터의 소오스는 A1 배선에 의해서 횡방향으로 공통접속되고, 이는 비트선(bit line)이 된다. 미 설명부호 29는 층간 절연막을 나타내는 것이다.

상기한 구조의 다이내믹 램에 있어서, MOS 캐패시터의 용량을 크게하기 위해서는 게이트 절연막의 두께를 얇게 하지만, 유전율을 크게 하던가 면적을 크게할 필요가 있다. 그러나 절연막의 두께를 얇게하는 것은 신뢰성이란 측면에서 볼 때 한계가 있다. 또한, 유전율을 크게하는 것으로서 이를테면 산화막(SiO₂)에 대신하여 질화막(Si₃N₄)을 이용하는 것이 고려될 수 있지만, 이러한 방법도 신뢰성의 측면에서 볼 때 난점이 있으므로 실용적이지 못하다. 그렇게 하면 필요한 용량을 확보하기 위하여 MOS 캐패시터의 면적을 일정치 이상으로 확보하는 것이 필요하기 때문에, 메모리 셀의 면적을 작게하여 다이내믹 램 고밀도화와 대용량화를 달성하기 위함에 큰장애가 되어 버린다.

메모리 셀의 점유면적을 크게하지 않고 MOS 캐패시터의 용량을 크게 유지하는 방법으로서, 반도체기판의 표면에 있는 MOS 캐패시터의 영역에 골(滑)을 형성시키고 이 골의 측면을 MOS 캐패시터로 이용하는 방법이 제안되고 있다(일예로, ISS CC₈₄SESSION×Ⅷ FAM 18,6 ＂an Experimental 1Mb dRAM with On-Chip Voltage Limiter＂ K, Itohetal 참조).

상기 방법은 종래에 반도체기판의 평면만을 이용하는 것에 대해서, 골을 형성시키고 그 측벽을 이용하는 것으로서 유력한 방법으로 주목되고 있다.

그렇지만 이러한 방법을 채택해도, 메모리 셀을 미세화하여 대용량화를 구현하는 경우에는 극히 좁은 골을 깊게 형성시키지 않으면 안되기 때문에 제조기술상의 한계에 다다르게 된다.

본 발명은 상기한 제문제점을 고려하여서 된 것으로, 메모리 셀의 점유면적을 작게하고 충분한 MOS 캐패시터의 용량을 확보하는 동시에 대용량화를 구현할 수 있는 반도체 기억장치의 제조방법을 제공하고자 함에 그 목적이 있는 것이다.

상기한 목적을 위한 본 발명의 개략적인 요지는 다음과 같다.

본 발명에 있어서는, 메모리 셀 영역의 윗면뿐만 아니라 피일드 영역과 경계에 있는 측벽(側壁)을 MOS 캐패시터로 이용하는 구조를 그 대상으로 한다.

상기한 구조를 구현하기 위해 본 발명은 우선 반도체 기판에 절연막이 평탄하게 매립된 복수의 도상영역(島狀領域)을 배열, 형성시킨다. 그리고 상기한 절연막중에서 MOS 캐패시터를 형성시킬 예정의 영역주위를 소자분리에 요구되는 두께의 절연막을 남기고 엣칭시켜서 각각의 도상영역중 MOS 캐패시터 형성 예정영역의 측벽을 노출시킨다. 그리고 한쪽 방향의 도상영역을 가로질러서 연속적으로 배열되는 MOS 트랜지스터의 게이트전극형성 예정영역 및 그 주변의 절연막은 엣칭시키지 않고 평탄한 표면의 상태로 유지한다. 그후 노출된 도상영역의 측벽과 윗면에 절연막을 매개하여 MOS 캐패시터 전극을 형성시키고, 또한 각 도상영역의 윗면에 게이트 절연막을 매개하여 MOS 트랜지스터의 게이트 전극을 형성시킨다.

상기한 요지의 본 발명을 예시도면에 의거하여 상세히 설명하면 다음과 같다.

제1a, b, c도∼제7a, b, c도는 본 발명의 일실시예에 따른 다이내믹 램의 제조공정을 설명하기 위한 도면으로서, 각 도면의 a도는 평면도, b도는 A-A'선 단면도, c도는 사시도를 나타내는 것이다. 우선, 제1도에 도시한 것처럼, P^-형 Si기판(1)에 산화막(2)을 형성시키고, 그위의 메모리 셀 영역에 공지된 방법으로서 엣칭 마스크로 된 광 차단층(3 : photo resist)을 패턴형성시켜서 산화막(2)을 엣칭시키며, 이어서 반응성 이온엣칭법(RIE)에 따라 피일드 골(4)을 엣칭형성시킨다. 그후 이온주입벙이나 기상확산법(氣相擴散法)에 의해 골(4)의 밑바닥 소자분리용 P형층(5)을 형성시킨다. 이 실시예에서 메모리 셀 영역은 2비트이고 하나의 凸형의 장방형 패턴을 이루어 배열형성된다.

상기 공정후에는 광 차단층(3) 및 산화막(2)을 제거한 후 제2도에 도시된 것처럼 피일드 절연막으로 된 산화막(SiO₂)(6)을 기상성장법(氣相成長法)으로써 퇴적시키고, 표면의 평탄화를 위해서 광 차단층(7)을 도포한다. 그리고 광 차단층(7)과 산화막(6)에 대해서는 양자에 동일한 엣칭속도로 조건이 설정된 RIE법에 따라 엣칭시켜서, 산화막(6)이 평탄하게 매립된 복수의 도상영역이 배열형성되어 있는 기판을 얻을 수가 있다.

다음에는, 제4도에 도시한 것처럼 MOS 트랜지스터형성 예정영역 및 그 주변의 피일드 영역을 덮는 광 차단층(7)을 패턴형성시키고, 산화막(6)을 엣칭시키며, MOS 캐패시터형성 예정영역의 주변에 있는 골(4)에 대해 소자분리에 필요한 만큼의 두께를 남기고 MOS 캐패시터형 예정영역의 측벽을 노출시킨다. 그리고 불순물을 이온주입시켜서 MOS 캐패시터의 기판측 전극이 되는 n-형 층(8)을 형성시킨다.

MOS 트랜지스터형성 예정영역 주변의 피일드 골(4)에는 두꺼운 산화막(6)을 평탄하게 매립된 채로 놔둔다. 계속하여 제5도에 도시한 것처럼, 캐패시터부 절연막(9)으로써 일예로 100Å의 열 산화막을 형성시키고 제1층 다결정 실리콘막을 퇴적시켜서 이를 패터닝하는 방법으로, 캐패시터 전극(10)은 각각의 도상영역부분 상부만이 아니라 피일드 골(4)과의 경계면에 노출되는 3개의 측벽에 대향되도록 형성되는 것이다. 그후, 제6도에 도시한 것처럼 게이트 절연막(11)으로 각 도상영역에 이를테면 100Å의 열 산화막을 형성시키고, 제2층다결정 실리콘 막으로 게이트 전극(12)을 형성시킨다. 게이트 전극(12)은 캐패시터 전극(10)과 겹쳐지지 않도록 횡방향으로 연속배열되어서 워드선(word line)이 된다.

상기 공정후에는 게이트 전극(12)과 캐패시터 전극(10)을 마스크로 하여 불순물을 확산시키므로서 소오스와 드레인이 되는 n⁺형층(13)(14)을 형성시킨다. 끝으로, 제7도에 도시한 것처럼 기상성장법으로써 산화막(SiO₂)과 같은 소자보호막(15)을 전면적으로 형성시키고 여기에 배선용 콘택트 홀을 형성시켜서, 게이트 전극(12)와 교차하는 방향으로 메모리 셀의 각 MOS 트랜지스터의 드레인을 공통으로 접속시키는 A1배선(16)을 형성시킨다. 이 A1배선(16)은 비트선이 된다.

상기 실시예에 따른 다이내믹 램은 凸형을 이루는 메모리 셀 영역의 평탕면뿐만 아니라 주변에 있는 피일드 골(4)의 측벽을 MOS 캐패시터로 이용하기 때문에 실효적인 MOS 캐패시터의 면적이 매우크다. 그리고 상기 실시예에 따르면 제6c도에서 분명히 알 수 있듯이, 게이트 전극(12)이 배열되는 영역주변의 피일드 골(4)에는 두꺼운 산화막(6)이 평탄하게 매립된 채로 있고, 게이트 전극(12)이 요철부위가 없는 평탄면상에서 패턴형성되기 때문에 PEP가 높은 정밀도로서 실시된다. 또한, 작은 점유면적으로 캐패시터의 면적을 충분히 크게할 수 있기 때문에, 게이트 전극이 캐패시터 전극에 겹쳐지지 않고서도 고밀도화가 가능해진다. 이러한 것에 의해서, 패터닝시 마스크가 겹쳐지는 영향을 받지않는 게이트의 전극폭으로 결정되어지는 채널길이를 확보하므로써 뛰어난 소자특성을 얻을 수가 있다. 또한 게이트 전극은 평탄면상을 통해 캐패시터 전극과 같이 도상영역의 측벽에 대향되지 않게 되기 때문에, 쓸데없는 부유용량 없이 고속동작이 가능한 다이내믹램을 얻을 수가 있다.

상기 실시예서는 N채널형 메모리 셀 영역의 제조공정을 나타냈지만, 주변회로와의 경계부에 대해서 제8도를 참고하여 간단히 설명하면 다음과 같다.

제8a도는 복수개의 도상영역주변에 산화막(6)을 평탄하게 매립된 상태로 배열, 형성시킨 후, 주변회로의 P챈널 MOS 트랜지스터 형성영역에 n형 웰(17)을 형성시킨 상태를 나타내고 있다. 그후 상기 실시에에서 설명한 것처럼, MOS 캐패시터형성 예정영역주변의 산화막(6)을 소정의 두께로 엣칭시킨다. 그 상태가 제8b도인바, 주변회로와의 경계부에는 상기 실시예에서 설명한 MOS 트랜지스터형성 예정영역의 주변과 같이 두꺼운 산화막(6)을 그대로 남겨둔다. 그리고 제8c도에 도시한 것처럼 메모리 셀 영역의 도상영역에는 앞에서의 실시예와 같이 메모리 셀을 형성시키고, n형 웰(17)에는 주변회로의 일부로써 게이트 전극(18)과 소오스 및 드레인 영역이 되는 P⁺형층(19)(20)으로 구성되어진 MOS 트랜지스터를 형성시킨다. 이렇게 하여 주변회로도 포함해서 간단한 제조공정으로써 소자의 미세화와 대용량화를 구현할 수 있는 것이다.

본 발명은 상기 실시예에만 한정되는 것이 아니다. 일예로, 상기 실시예에서는 Si 기판을 엣칭시켜서 피일드 골을 형성시킨 후 이 골에 산화막을 매립시켰다. 이와 같이 주변에 절연막을 매립시킨 상태에서 복수의 도상 영역을 배열형성시키는 방법으로 다음과 같은 공정을 채용해도 좋다. 우선, Si 기판의 피일드 영역에 두꺼운 결연막을 凸형으로 패턴형성시킨다(전면적으로 CVD로써 절연막을 퇴적시킨 후 RIE법으로 엣칭시키면 좋음).

그후에는 노출되어 있는 Si기판의 표면에 절연막과 같은 정도의 두께로써 Si층을 선택적으로 성장시킨다. 이로써 상기 실시예와 등가인 평탄한 기판이 얻어진다.

이 이외에 본 발명은 그 취지를 벗어나지 않는 범위내에서 여러 가지로 변형되어서 실시될 수 있다.

이상에서 설명한 본 발명에 따르면, 메모리 셀의 영역내에 캐패시터면적을 새로이 확장시키는 것에 비하여 메모리 셀 영역의 피일드 영역 경계측벽을 MOS 캐패시터로 이용할 수 있으므로 메모리 셀의 전용면적을 넓히는 일없이 캐패시터의 면적을 크게 할 수가 있다. 더구나, 본 발명에서는 절연막을 평탄하게 매립시켜서 도상영역을 복수로 배열된 상태로 형성시킨 후, 캐패시터형성 예정영역주변의 절연막을 소자분리에 필요한 소정의 두께만 남기고 엣칭시켜서 각 도상영역중 캐패시터형성 예정영역의 측벽을 노출시킨다. 이로써 MOS 트랜지스터의 게이트전극형성 예정영역 및 그 주변의 절연막이 그대로 남게 되므로 MOS 트랜지스터의 전극을 평탄면상에 설치할 수가 있고 게이트 전극의 PEP가 확실하게 행하여 질 수 있다. 또한, 게이트 전극은 도상영역의 측벽에 대향되지 않으므로 쓸데없는 정전용량 없이 고속동작이 가능한 다이내믹 램을 얻을 수 있다.

또한, 본 발명에서 캐패시터 전극과 MOS 트랜지스터의 게이트 전극을 겹쳐지지 않도록 형성시키고 자기정합된 소오스 드레인 영역을 형성시키면, 게이트 길이의 바락키 현상이 없이 소자특성이 안정화를 구현할 수 있게된다.

Claims (2)

1. 한개의 캐패시터당 한개의 트랜지스터가 있는 구조로된 메모리 셀을 구비하고 있는 반도체 기억장치의 제조방법에 있어서, 반도체 기판에 절연막이 평탄하게 매립된 복수개의 도상영역을 배열/형성시키는 공정과, 상기 절연막중 소자분리에 필요한 두께의 절연막을 남기고 MOS 캐패시터형성 예정영역의 주변부위를 엣칭시켜서 각 도상영역중 MOS 캐패시터형성 예정영역에 있는 측벽을 노출시키는 공정, 노출된 도상영역의 측벽 및 윗면을 덮는 절연막을 매개하여 캐패시터 전극을 형성시키는 공정, 상기 각 도상영역의 윗면에 게이트 절연막을 형성시키고 한쪽방향의 복수 도상영역을 가로 질러서 연속되는 MOS 트랜지스터의 게이트 전극을 형성시키는 공정등으로 이루어진 것을 특징으로 하는 반도체 기억장치의 제조방법.
2. 제1항에 있어서, 캐패시터 전극이 제1층 다결정 실리콘 막으로 형성되고, MOS 트랜지스터의 게이트 전극이 제2층 다결정 실리콘막으로 형성되며, 상기 두전극을 마스크로하여 불순물을 도우핑 시키므로써 MOS 트랜지스터의 소오스 및 드레인 영역이 형성되어지는 것을 특징으로 하는 반도체 기억장치의 제조방법.

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