KR920001635B1 - 반도체기억장치 및 그 제조방법 - Google Patents

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내용 없음.

Description

반도체기억장치 및 그 제조방법

제1a도와 제1b도는 각각 본 발명의 1실시예에 따른 DRAM에 인접한 2비트에 해당되는 부분을 도시해 놓은 평면도와, 그 선 A-A′에 대한 단면도.

제2a도 내지 제2i도는 제1도에 도시된 부분의 제조공정을 설명하기 위한 제1b도에 대응되는 단면도.

제3도는 본 발명의 1실시예에 따른 DRAM에서의 홈내벽에 대한 n-형층의 확산깊이를 종래와 비교해서 도시해 놓은 도면.

제4a도는 및 제4b도는 본 발명의 다른 실시예에 따른 DRAM의 제조공정을 설명하기 위한 단면도.

제5도 및 제6도는 본 발명의 또 다른 실시예에 따른 DRAM의 구조를 도시해 놓은 단면도.

제7a도와 제7b도는 각각 본 발명의 또 다른 실시예에 따른 DRAM의 구조를 도시해 놓은 평면도와 이 평면도에서의 선 A-A′에 대한 단면도.

제8a도 내지 제8g도는 그 제조공정을 도시해 놓은 제7b에 대응되는 단면도.

제9a도와 제9b도는 각각 본 발명의 또 다른 실시예에 따른 DRAM을 도시해 놓은 평면도와 이 평면도에서의 선 A-A′에 대한 단면도.

제10a도 내지 제10c도는 홈내에 이중확산층을 형성시켜 주는 방법을 설명하기 위한 도면.

제11a도 내지 제11f도는 소자분리절연막이 감소되는 것을 방지해 주는 홈형성공정예를 도시해 놓은 단면도.

제12도는 셀배열의 패턴을 도시해 놓은 도면.

제13도는 다른 셀배열의 패턴을 도시해 놓은 도면.

제14a도와 제14b도는 각각 종래의 DRAM구조를 도시해 놓은 평면도와 이 평면도에서의 선 A-A′에 대한 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : p형 Si : 기판

2 : 소자분리절연막 3 : 홈

4 : 제1캐패시터전극(제1층 다결정실리콘막)

5 : n-형층 6 : 캐패시터절연막(열산화막)

7 : 제2캐패시터전극(제2층 다결정실리콘막)

8 : p형층(챈널스토퍼) 9 : 게이트절연막

10 : 게이트전극(제3층 다결정실리콘막,워드선)

11,12,13 : n형층(소오스,드레인확산층)

14 : 열산화막 15 : CVD 산화막

16 : 비트선 20 : 포토레지스트

21 : 열산화막 22 : 실리콘질화막

23 : 실리콘산화막 24 : 열산화막

25 : 홈상부측벽 26 : AsSG 막

27 : 포토레지스트 28 : 홈상부평탄면

41 : AsSG 막 51 : p형층

61 : 접촉부 81 : 실리콘산화막

82 : 실리콘질화막 83 : 실리콘질화막

84 : 실리콘산화막 85,86 : 포토레지스트

91 : BSG 막 93 : 포토레지스트

94 : 실리콘질화막

[산업상의 이용분야]

본 발명은 반도체기억장치에 관한 것으로, 특히 다이내믹형 RAM(DRAM)의 메모리구조 및 그 제조방법에 관한 것이다.

[종래의 기술 및 그 문제점]

1개의 MOS 트랜지스터와 1개의 캐패시터로 메모리셀을 구성한 이른바 MOS형 DRAM은 끊임없이 고집적화되어 왔지만, 이 고집적화에 수반되어 정보를 기억해 주는 캐패시터의 면적이 감소되어 이 캐패시터에 축적되는 전하량도 감소되게 됨으로써, 그 결과 메모리내용이 잘못 독출되거나 X선등의 방사선에 의해 메모리내용이 파괴되는 문제가 생기게 되었다.

따라서 상기와 같은 문제를 해결하기 위해, MOS 캐패시터의 영역에 홈을 파는 방법으로 점유면적을 확대시켜 실질적인 표면적을 증대시킴으로써 MOS 캐패시터의 용량을 증대시키고, 이것에 의해 축적용량이 증대되도록 하는 방법이 제안되었다.

제14a도와 제14b도는 각각 상기와 같은 구조로 된 DRAM의 일례를 도시해 놓은 평면도와 이 평면에서의 선 A-A′에 대한 단면도를 도시해 놓은 도면으로, 여기서는 인접한 2비트에 해당되는 부분을 도시해 놓았다.

제14도에서 참조부호 101은 p형 Si 기판이고, 102는 소자분리절연막으로, 여기서 MOS캐패시터는 상기 p형 Si 기판(101)의 일부에 홈(103₁,103₂)을 파고, 이 홈(103₁,103₂)을 포함하는 표면영역에 n-형층(104₂,104₂)을 형성하며, 이 n-형층(104₁,104₂) 표면에 캐패시터절연막(105)을 통해서 캐패시터전극(106)을 매립 형성함으로써 얻어지게 된다. 또, 여기서 상기 캐패시터영역에 인접한 위치에는 MOS트랜지스터를 형성하게 되는 바, 즉 게이트절연막(107)을 통해서 게이트전극(108₁,108₂)을 형성한 후, 이들 게이트전극(108₁,108₂)을 마스크로 해서 불순물을 이온주입함으로써 소오스 및 드레인확산층인 n형층(109₁,109₂,110₁,110₂)을 형성하게 된다.

따라서 이상과 같은 구성으로 하게 되면, 홈의 내벽을 MOS 캐패시터로 이용하기 때문에 캐패시터용량의 크기를 홈을 파지 않은 경우에 비해 수배로 증가시킬 수 있게 되고, 또 이것에 의해 메모리셀점유면적을 축소시키는 경우도 축전전하량의 감소를 방지할 수 있게 된다.

그러나, 상기 구성에서는 인접한 메모리셀의 홈(103₁,103₂)사이의 거리가 짧게 되면 축적된 정보전하가 펀치드루우(punch through)에 의해 쉽게 소실되어 데이터에 이상이 발생하게 되는데, 이것은 예컨데 한쪽의 홈(103₁)측의 n-형층(104₁)에 정보전하가 축적되어 있는 한편 다른쪽의 홈(103₂)측의 n-형층(104₂)에 전하가 없는 경우에 n-형층(104₁)의 전하가 상기 n-형층(104₂)으로 이동하는 것과 같은 현상이 나타나기 때문이다. 또, 이 현상은 홈이 깊을수록 쉽게 발생하여 예컨데 5㎛의 깊이를 갖는 홈을 형성한 경우에는 홈간격을 실질적으로 1.5㎛ 이하로 하는 것이 용이하지 않게 되는 바, 이것은 DRAM을 더 한층 고집적화하는데 큰 장애로 되게 된다.

이와 같은 문제를 해결하기 위한 하나의 방법으로서 캐패시터홈내벽면의 n-형층(104₁,104₂)의 확산깊이를 얕게 하는 것을 고려할 수 있지만, 그 확산깊이를 예컨데 0.2㎛ 정도이내로 억제하는 것은 곤란하기 때문에, 통상 이 n-형층은 홈부에 비소유리(AsSG)막등을 퇴적시키고 이것으로부터의 고상확산을 이용함으로써 형성하게 된다. 그러나, 이 경우 n-형층은 캐패시터의 한쪽 전극으로 이용되기 때문에 그 표면불순물농도를 예컨데 1×10_g/㎝拜 도이상으로 유지하는 것이 필요하게 되고, 더욱이 n-형층 표면을 산화시켜 캐패시터절연막을 형성하는 공정에서 n-형층의 표면불순물농도의 저하가 초래되기 때문에 실제로는 필요이상으로 고농도확산층을 형성시켜 놓은 것이 필요하게 되는 바, 이러한 이유에서 홈내벽의 n-형층으로서 0.2㎛ 이하의 확산깊이를 얻는 것은 극히 곤란하게 된다.

또한, 평탄면에서의 캐패시터와 다른 캐패시터절연막의 내압에도 문제가 있는 바, 즉 첫째로 통상 실행하는 이방성 에칭으로 홈을 형성하게 되면 이 홈의 상부 및 하부에 곡률(曲率)이 극히 작은 모서리가 얻어지게 되는데, 이와 같은 홈에 캐패시터 형성하게 되면 모서리에서의 전계집중에 의해 캐패시터절연막이 쉽게 파괴되게 된다. 따라서 이것을 방지하기 위해서는 홈의 모서리를 둥글게 해주는 것이 필요하게 되는 바, 이것은 홈을 형성시킨 후 열산화시켜서 얻어진 산화막을 에칭제거하는 공정을 예컨데 2회정도 실행되면 되지만, 이와 같이 홈의 모서리를 둥글게 해주는 공정을 실행하게 되면 이와 동시에 소자분리절연막의 막두께 감소가 발생하게 됨으로써 소자분리능력의 저하가 초래되게 된다.

둘째, 홈내벽에 캐패시터절연막을 형성시키는 것은 통상의 열산화에 의해 이루어지게 되지만 홈내벽에 노출되는 기판면의 방위에 따라 산화속도가 다르기 때문에 산화막두께를 균일하게 하는 것이 곤란하게 된다. 이 때문에 캐패시터의 내압이 산화막의 얇은 부분에 제한되게 됨으로써 용량이 큰 캐패시터를 신뢰성이 좋도록 형성하는 것은 불가능하게 된다.

한편, 메모리셀간의 펀치드루우내압을 해결하는 것으로서, 기판의 홈내벽면에 n형층을 형성해서 이를 캐패시터의 한쪽 전극으로 하는 구조대신에 홈내부에 절연막을 통해서 제1캐패시터전극, 캐패시터절연막, 제2캐패시터전극을 순차로 적층시켜 매립형성하는 구조가 제안되어 있지만(일본국 특개소 61-67954호 공보등), 이와 같은 구조의 경우에는 MOS트랜지스터의 소오스 또는 드레인확산층으로부터 뻗은 공핍층이 에칭에 의해 형성된 홈내벽면에 많이 존재하게 되는 결함을 갖게 됨으로써 S/N의 저하가 문제로 되게 된다.

이상 설명한 바와 같이 종래의 홈이 형성된 메모리셀을 갖춘 DRAM에서는, 인접하는 홈간의 거리를 충분히 작게 해서 더욱 고집적화를 도모하는 것이 곤란하게 되고, 또 홈의 내벽을 이용하는 것과 같은 구조상의 특수성으로 인하여 높은 신뢰성을 얻는 것이 곤란하게 되는 등의 문제가 있게 된다.

[발명의 목적]

이에 본 발명은 상기한 문제점을 감안해서 발명된 것으로, 상기한 문제점이 해결된 DRAM과 그 제조방법을 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 실현하기 위한 본 발명은, 메모리셀영역내에 홈이 형성되고, 그 홈내벽이 이용되어 캐패시터가 형성되는 바, 이 경우 홈내벽면에는 MOS트랜지스터의 소오스, 드레인중 어느 한쪽의 확산층과 연결된 이것과 동일 도전형의 저농도확산층이 형성되고, 제1캐패시터전극이 홈내벽면 전체에 걸쳐 상기 저농도확산층에 직접 접촉되는 형태로 홈내부에 한정적으로 또는 일부가 외부로 돌출되게 매립형성되어 있으며, 제2캐패시터전극이 상기 제1캐패시터전극상에 겹쳐지도록 그 표면에 절연막을 통해서 매립형성되어 있다.

한편, 상기한 바와 같은 메모리셀구조를 얻기 위한 본 발명의 제조방법에 따르면, 우선 기판에 소정의 홈을 형성하고, 이 홈의 내벽면을 노출시킨 상태로 제1도체막을 퇴적한다.그리고, 이 제1도체막을 통해서 불순물을 기판에 고상확산시켜 홈내벽면에 저농도확산층을 형성한 후, 이 제1도체막을 에칭해서 제1캐패시터전극을 형성한다. 다음 제1캐패시터전극표면에 절연막을 형성하고, 제2도체막의 퇴적과 패터닝을 함으로써 제2캐패시터전극을 형성된다.

(작용)

따라서, 상기한 본 발명의 메모리구조에 따르면, 제1캐패시터전극과 이것이 직접 접촉되는 저농도확산층 전체가 한쪽의 캐패시터전극을 형성하게 되는 바, 이에 따라 홈내벽면의 확산층을 캐패시터전극으로 하는 경우와 달리 제1캐패시터전극의 형성에 의해 모서리부가 자동적으로 둥글게 된다. 이 때문에 모서리를 둥글게 하는 공정이 필요하지 않게 되고, 또 그러한 공정을 하더라도 종래에 비해서 약간의 열산화로 좋게 되므로 소자분리절연막의 감소도 문제로 되지 않게 된다. 또한, 본 발명의 구조에서는 캐패시터절연막이 결정방위의 영향을 받아서 막두께가 불균일하게 되는 것이 없게 되므로 큰 메모리셀용량을 갖추면서 신뢰성이 우수한 DRAM을 실현할 수 있게 된다. 또 본 발명의 구조에서는 확산층이 저농도이거나 얇은 것이어도 캐패시터전극의 시트(sheet)저항을 충분히 낮은 것으로 할 수 있게 되고, 캐패시터절연막이 이 캐패시터전극 표면에 형성되게 되므로 홈내벽면의 확산층의 표면불순물농도가 캐패시터절연막이 형성공정에서 감소하게 되는 문제도 없게 된다. 따라서 홈내벽면의 저농도확산층의 불순물농도를 필요이상으로 높게 설정할 필요가 없기 때문에, 이러한 이유에서 홈내벽면의 저농도확산층의 불순물농도를 얕게 접합하는 것이 가능하게 되므로 인접한 메모리셀의 홈간격을 충분히 작게 할 수 있게 된다. 또한, 제1캐패시터전극은 홈내벽면에서 직접 저농도확산층에 접촉되고, 이 저농도확산층은 MOS트랜지스터의 소오스와 드레인중 어느 한쪽의 확산층에 접속되게되므로 상기 제1캐패시터전극을 홈내부에만 국한시킬 수 있게 된다.

[실시예]

이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

제1a도와 제1b도는 본 발명의 1실시예에 따른 DRAM의 비트선방향으로 인접한 2비트에 해당되는 부분은 도시해 놓은 평면도와, 이 평면도의 선 A-A′에 대한 단면도로, p형 Si 기판(1)의 소자분리절연막(2)에 의해 분리된 메모리셀영역내에 홈(3;3₁,3₂)이 형성되고, 이 홈(3)의 내벽면 전체에 저농도의 n-형층(5;5₁,5₂)이 형성되어 있다. 그리고, 이 홈(3)의 내부에는 n-형층(5)에 직접 접촉되게 제1층 다결정실리콘막으로 된 제1캐패시터전극(4;4₁,4₂)이 메모리셀마다 독립적으로 매립형성되어 있는데, 이 각 제1캐패시터전극(4)은 홈(3)내에만 국한되게 매립되어 홈(3)밖으로 나가지 않게 된다.

또 제1캐패시터전극(4)이 매립된 홈(3)내에는 이것이 겹져지도록 표면에 캐패시터절연막(6)을 통해서 제2층 다결정실리코막으로 되는 제2캐패시터전극(7)이 매립형성되어 있는 바, 여기서 캐패시터절연막(6)은 본 실시예에서는 제1캐패시터전극(4)의 표면을 열산화시킴에 의해 형성된 산화막이고, 제2캐패시터전극(7)은 복수의 메모리셀에 공통으로 배설되어 이른바 셀플레이트를 구성하게 된다. 그리고, 기판(1)의 캐패시터 영역에 인접한 위치에는 게이트절연막(9)을 통해서 제3층 다결정실리콘막으로 이루어진 게이트전극(10; 10₁,10₂)이 배설되고, 각 게이트전극(10)에는 자기정합된 소오스·드레인확산층인 n형층(11; 11₁,11₂)(12; 12₁,12₂)이 형성되며, 또 이 n형층(12)과 일부가 겹쳐지도록 홈 (3)과 접촉되어 n형층(13; 13₁,13₂)이 형성되는데, 이들도 소오스 또는 드레인확산층의 일부로 되게 된다. 그리고 상기 제1캐패시터전극(4)은 홈(3)의 상부측벽(25; 25₁,25₂)에서이 n형층(13)에 접촉되게 되는 바, 이에 따라 제1캐패시터전극(4)이 MOS 트랜지스터의 소오스·드레인중 한쪽에 전기적으로 접속되게 되고, 또 상기 게이트전극(10)은 메모리 셀매트릭스의 한쪽 방향으로 연속적으로 배설되어 워드선을 구성하게 된다. 이와 같이 해서 캐패시터 및 MOS 트랜지스터가 형성된 기판전위를 CVD 절연막(15)으로 덮고, 이것에 접촉구멍을 뚫어서 n형층(11)에 접속되는 워드선과 교차하는 Aℓ 비트선(16)을 배설하게 된다.

제2a도 내지 제2i도는 상기 DRAM의 제조공정을 도시해 놓은 제1b도에 대응되는 단면도로, 이 도면을 참조해서 그 제조공정을 구체적으로 설명한다.

우선, 비저항이 5Ω㎝정도인 p형 Si 기판(1)에 공지의 방법으로 소자분리절연막(2)을 형성한다. 즉, 예를 들어 선택산화법에 의한 700㎚의 실리콘산화로 소자분리절연막(2)을 형성한다. 이어, 이 소자분리절연막(2)의 영역에 챈널스토퍼(channel stopper)로 되는 p형층(8)을 형성시켜 놓은 다음 이 소자형성영역에 열산화에 의한 산화막(21)을 약 100㎚정도 형성시키고, 이 위에 포토레지스트(20)를 패턴형성한 후, 이를 마스크로 해서 As를 이온주입해서 캐패시터전극과 연결되는 영역의 소오스 및 드레인확산층의 일부로 되는 n형층(13)을 형성한다[제2a도].

다음에, 포토레지스트(20)를 제거하고, CVD 법으로 전면에 실리콘질화막(22)을 약 100㎚ 퇴적시킨다. 이어서 실리콘산화막(23)을 약 500㎚ 퇴적시킨 다음 이들의 적층막을 홈형성예정영역에 창을 갖는 포토레지스트·패턴(도시되지 않음)을 이용해서 반응성이온에칭법으로 에칭함으로써 기판표면을 노출시킨다[제2b도]. 그런데, 도면으로부터 분명히 알 수 있는 바와 같이 포토레지스터·마스트의 창(개구)은 소자분리절연막(2)을 형성시키는 선택산화공정에서의 마스크창보다 폭이 좁고, 소자분리절연막(2)의 일부영역은 돌출되도록 형성되게 된다.

그리고, 산화막(23) 및 질화막(22)을 마스크로 해서 노출된 기판(1)을 반응성이온에칭법으로 에칭하여 각 메모리셀영역내에 홈(3)을 형성하게 되는데[제2c도]. 이때 홈(3)의 깊이는 5㎛ 정도로 하고, 인접되는 홈(3)의 간격은 소자분리절연막(2)의 폭보다도 좁게 한다.

이후, 노출된 홈(3)의 내벽면에 850℃의 수증기분위기중에서 100Å 정도의 산화막(24)을 형성하는데[제2d도]. 이 산화막(24)형성은 주로 홈형성시의 내벽면의 에칭손상을 제거하기 위해 행해지게 된다. 그리고 GF₄를 포함하는 가스로 질화막(22)을 제거하고, 이어 홈(3)의 내벽면의 산화막(24)을 에칭제거한 후 전면에 제1층 다결정실리콘막(4)을 약 100㎚ 퇴적시키고, 다시 전면에 As 농도 1×10²⁰/㎝³의 AsSG막(26)을 퇴적시킨다. 이 상태에서 950℃로 30분동안 열처리를 행하여 AsSG막(26)의 As를 다결정실리콘막(4)을 확산시킴과 더불어 이 다결정실리콘막(4)으로부터의 As 확산을 이용해서 홈내벽면에 n-형층(5)을 형성한다[제2e도].

이어, AsSG막(26)을 제거한 후 전면에 포토레지스트(27)를 도포하고, 이것을 전면노광현상으로 홈(3)의 저부(바닥부)에만 남게 한다. 이 포토레지스트(27)를 홈(3)의 저부에만 남겨놓는 공정은 예컨데, O₂가스를 포함하는반응성이온에칭법으로 해도 좋다. 그리고 홈(3)의 저부에 남겨진 포토레지스트(27)를 마스크로해서 제1층 다결정실리콘막(4)을 반응성이온에칭법으로 에칭해서 홈(3)의 내벽을 따라 매립하고, 외부에는 남김없이 제거하여 제1캐패시터전극(4; 4₁,4₂)을 형성한다[제2f도].

이상의 공정으로 제1캐패시터전극(4)은 홈내부의 n-형층(5)에 거의 전면접촉되어 전기적으로 접촉되게 된다. 이때 n-형층(5)의 확산깊이는 확산원의 불순물농도와 열처리온도 및 시간에 의해 결정되는바, 이것을 고려해서 확산깊이를 0.2㎛ 이하, 보다 좋게는 0.1㎛ 이하로 설정된다. 또 제1캐패시터전극(4)은 홈의 측벽상부에 먼저 형성된 n형층(13)에 전기적으로 접속되고, 제1캐패시터전극(4)의 홈(3)상부에서의 접촉저항을 낮추기 위해 예컨데 15°의 각도를 갖는 경사이온주입을 병행시켜 실행하는 것도 유효하게 된다.

다음, 포토레지스트(27)를 제거하고 제1캐패시터전극(4)의 표면을 세정한 후 캐패시터절연막(6)으로서 열산화에 의한 약 10㎚의 산화막을 형성하며, 이어 전면에 ㎚형 불순물이 도우프된 제2층 다결정실리콘막을 퇴적하고 패터닝해서 셀플레이트로 되는 제2캐패시터전극(7)을 형성한다[제2g도]. 또 캐패시터절연막(6)에는 열산화막의 다른 실리콘막과 산화막의 적층막 또는 이들의 다층막등을 이용할 수 있게 되고, 이때 질화막을 CVD 법으로 형성하게 되면 홈의 측벽에도 균일한 막이 얻어지게 되므로 캐패시터절연막의 신뢰성향상을 도모할 수 있게 된다.

한편, 제2캐패시터전극(7)의 패터닝에는 CF₄가스를 포함하는 CDE 법(chemical dry etching 法)으로 약 45°의 테이퍼를 형성하는데, 이것은 후의 공정에서 그 측벽에 다른 재료가 남게 되는 것을 방지하는데 유효하게 된다.

이후, 예컨데 850℃의 수증기분위기중에서 열산화를 행해서 제2캐패시터전극표면에 200㎚ 정도의 산화막(14)을 형성하고, MOS트랜지스터영역의 산화막을 일단 제거해서 기판표면을 노출시키고 15㎚ 정도의 열산화막으로 되는 게이트절연막(9)을 형성한 후 제3층 다결정실리콘막의 퇴적과 패터닝을 실행함으로써 워드선으로 되는 게이트전극(10)을 형성한다. 이어, 이 게이트전극(10)을 마스크로 해서 예컨데 P를 이온주입하여 소오스·드레인확산층인 n형층(11,12)을 형성하는데, 이 n형층(12)은 그 일부가 이미 형성되어 있는 n형층(13)과 겹쳐지게 됨으로써 홈(3)내벽의 n-형층(5)과도 전기적으로 접속되게 된다. 이후 도시되지는 않았지만 주변회로에서 LDD 구조를 형성하기 위해 n+형 확산층형성등을 실행한 다음 전면에 CVD절연막(15)을 퇴적한다[제2h도].

마지막으로, 절연막(15)에 접촉구멍을 뚫고 Aℓ막의 증착과 패터닝으로 비트선(16)을 형성하게 되는데[제2i도], 이때 이 비트선(16)은 Al 대신에 다결정실리콘막과 몰리브덴·실리사이드의 퇴적막등 다른 재료를 이용할 수 있다.

상기 실시예의 DRAM에서는 인접하는 메모리셀간의 펀치드루우내압은 홈내벽막에 형성되는 n-형층(5)의 간격에 의해 결정되지만 이것이 종래의 것에 비해 높은 것으로 되는 바, 이에 따라 홈(3)의 내벽면의 n-형층(5)을 종래보다 저농도로 또 얇게 형성하는 것이 가능하게 된다. 그 모양을 제3도에 종래예와 비교해서 도시해 놓았는 바, 제8도에서 설명한 종래구조에서는 이미 설명한 바와 같이 홈내의 n-형층에 의해 한쪽의 캐패시터전극이 구성되기 때문에 그 비저항을 작게 할 수 없게 되고, 또 그 n-형층 표면을 산화시켜 캐패시터절연막을 형성하기 때문에 표면불순물 농도는 저하되게 된다. 이러한 이유에서 예컨데 표면불순물농도가 10¹⁸/㎝³의 n-형층을 형성하기 위해 미리 높은 농도에서 10²⁰/㎝³정도의 불순물농도로 불순물을 도우프시켜 놓은 것이 필요하게 된다. 따라서, n-형층의 확산깊이는 어떻게 해도 0.2㎛ 정도이상으로 되게 된다.

이것에 대해 본 발명의 실시예에서는 캐패시터절연막(6)이 제1캐패시터전극(4)의 표면을 산화시킴에 의해 형성되는 바, 이에 따라 불순물의 외부로부터 확산되는 일이 없게 되므로, 제3도에 도시된 바와 같이 표면농도를 10¹⁹/㎝³정도로 유지해서 n-형층의 확산깊이를 0.1㎛ 정도 또는 그 이하로 설정하는 것이 용이하게 된다. 또한, 제1층 다결정실리콘막이 제1캐패시터전극으로 되기 때문에 n-형층(5)의 불순물농도를 종래와 같이 높게 할 필요가 없게 된다. 이에 따라 내압을 종래와 같은 정도로 하게 되면 종래보다 메모리셀의 고집적화가 도모되게 되고, 또 집적도를 종래와 같은 정도로 할 경우에는 내압을 높일 수 있도록 된 DRAM이 얻어지게 된다.

또한, 본 실시예에서는 캐패시터절연막(6)을 다결정실리콘막으로 이루어진 제1캐패시터전극(4)의 표면을 산화시켜서 얻도록 되어 있음에 따라 면방위에 따라 산화속도가 잘못되는 것과 같은 문제가 없어지게 됨으로써 균일한 막두께의 캐패시터절연막의 얻어지게 되는 바, 이러한 것에 의해 DRAM의 신뢰성이 향상되게 된다.

또한, 본 실시예에서는 홈의 모서리가 제1캐패시터전극에 의해 어느 정도 둥글게 되는 바, 이 때문에 모서리를 둥글게 하는 공정이 필요하지 않게 되고, 둥글게 하는 공정을 실행하더라도 간단한 열산화로 모서리를 둥글게 할 수 있게 된다. 따라서 소자분리절연막의 막두께감소등을 초래하는 일이 없게 됨으로써 내압이 높은 캐패시터를 얻을 수 있게 된다.

또한 본 실시예의 경우, 홈형성시에 마스크를 개구(開口)가 소자본 리절연막영역에 설치되도록 패턴형성해서 소자분리절연막의 일부를 포함하는 에칭을 실행함으로써 홈을 형성하게 된다. 즉 본 실시예에서는 소자분리절연막을 형성하기 위한 선택산화의 마스크개구를 인접한 홈의 간격보다 넓게 하는 것이 가능하게 된다.

제4a도 및 제4b도는 본 발명의 다른 실시예에 따른 DRAM의 제조 공정단면도로, 여기서는 앞의 실시예와 다른 공정부분만을 도시해 놓았다.

본 실시예에서는 상기 실시예와 제2c도까지는 마찬가지이며, 그후 산화막(23)을 제거하고 제4a도에 도시된 바와 같이 전면에 AsSG막(41)을 퇴적시키며, 저온에서 이 AsSG(41)으로부터의 고상확산을 이용해서 홈(3)내벽에 예컨데 0.05㎛ 정도의 얕은 n-형층(5)을 형성한다. 그후 AsSG막(41)을 제거하고, 상기 실시예와 마찬가지로 해서 제4b도에 도시된 바와 같이 제1층 다결정실리콘막으로 된 제1캐패시터전극(4)을 홈(3)에 매립형성한다. 그리고 이것 이하는 상기 실시예와 마찬가지로 된다.

한편, 본 실시예에서는 상기 실시예와 동일한 효과를 얻을 수 있는 바, 즉 AsSG막을 고상확산원으로 이용한 경우에도 그후의 캐패시터절연막 형성 이외의 열공정을 모두 850℃∼900℃정도로 행할 수 있기 때문에 얕은 n-형층의 확산깊이는 얕은 채로 유지되게 된다. 또 캐패시터절연막도 다결정실리콘막의 열산화막을 이용해서 균일성이 우수한 것으로 할 수 있게 된다.

제5도는 본 발명의 다른 실시예에 따른 DRAM의 단면도를 제1b도에 대응시켜 도시해 놓은 것으로, 제1도의 실시예와 다른 점은 홈(3)의 n-형층(5)을 둘러싸도록 그 범위에 p형층(51; 51₁,51₂)을 설치한 점으로, 이 p형층은 예컨데 1×10¹⁷/㎝²정도로 한다. 이 p형층(51)을 형성할 때는 n-형층(5)의 형성전 또는 형성후에 BSG막을 퇴적시켜, 이들로부터의 고상확산을 이용하는 방법과 B를 함유하는 다결정실리콘막으로 부터의 B의 고상확산을 이용하는 방법 및 B와 As를 동시에 함유하는 BAsSG막을 이용해서 n-평층(5)과 동시에 형성하는 방법등이 있다.

또, 본 실시예의 구조에서는 n-형층(5)으로부터의 공핍층의 넓이가 더욱 억제되게 됨으로써 펀치드루우 내압을 보다 높게 할 수 있게 되고, 또 α선의 입사에 의한 소프트에러에 대한 내성도 향상되게 된다.

제6도는 본 발명의 또 다른 실시예에 따른 DRAM의 제1b도에 대응된 단면도로, 본 실시예에서는 제1캐패시터전극(4)을 홈(3)내부에 완전히 한정시키지 않고 홈(3)외부로 일부를 돌출시켜 평탄면에 접촉구멍을 설치하고, MOS 트랜지스터의 확산층(1,13)의 표면에도 접촉시키게 된다. 이에 따라 제1캐패시터전극과 소오스 및 드레인확산층간의 접촉저항을 보다 작게 할 수 있게 된다.

제7a도 및 제7b도는 본 발명의 또 다른 실시예에 따른 DRAM을 제1a도 및 제1b도에 대응시켜 도시해 놓은 도면으로, 본 실시예에서는 제1캐패시터전극(4)을 홈(3)의 내부로부터 홈(3)외부로 일부 돌출시키고 있는 바, 여기서 제6도와 다른 점은 홈상부내벽면(25)으로부터연속되는 상부평탄면(28)에 대해 제1캐패시터전극(4)을 n형층(13)에 접촉시켜 놓은 것이다.

따라서, 본 실시예에 의하면, 캐패시터전극(4)이 홈(3)영역으로부터 외부로 연장되어 기판(1)의 표면보다 돌출되게 형성되므로 캐패시터가 차지하는 면적을 넓히지 않고서도 캐패시터용량을 증가시킬 수 있게 된다.

제8a도 내지 제8g도는 제7도의 구조를 실현하기 위한 제조공정을 도시해 놓은 제7b도에 대응되는 단면도로, 그 제조공정을 구체적으로 설명하면, 우선 비저항 5Ω㎝(100)의 Si 기판(1)에 버퍼용의 열산화막(81)을 통해서 실리콘산화막(82)을 퇴적형성하고, 이 질화막(82)을 패턴형성해서 공지의 선택산화법으로 소자분리절연막(2)을 형성한다[제8a도]. 여기서 소자분리절연막(2)의 막두께는 예컨데 700㎝정도로 된다. 또 이 소자분리절연막(2) 아래에는 미리 보론을 이온주입시켜 놓고 p형층(8)을 형성한다. 그후 질화막(82)을 모두 제거하고, 노출된 산화막(81)의 일부, 즉 후에 홈이 형성되는 영역부분을 선택적으로 NH₄F로 에칭제거한다. 여기에서 형성되는 질화막(81)의 개구는 후에 형성되는 홈의 개구보다 크게 설정되고, 형성된 산화막(81)의 개구를 이용해서 비소를 이온주입하여 소오스, 드레인확산층의 일부로 되는 n형층(13)을 형성한다. 그리고, 이 위에 후의 열산화시에 마스크로 되는 실리콘질화막(83)을 약 100㎚ 퇴적하고, 이어서 홈형성시의 마스크로 되는 실리콘산화막(84)을 약 500㎚ 퇴적하여, 이들의 적층막을 반응성이 온에칭으로 패터닝해서 홈형성영역에 개구를 형성한다[제8b도].

그리고 상기 산화막(84)을 마스크로 해서 노출된 기판표면을 반응성이온에칭으로 에칭해서 5㎛정도의 깊이를 갖는 홈(3)를 형성한다. 다음, 형성된 홈(3)의 내벽을 예컨데 850℃의 수증기분위기에서 산화시켜 100㎚정도의 산화막(도시되지 않음)을 형성하고, CF₄를 포함하는 가스로 질화막(84)을 제거한 후, 홈(3)내벽의 산화막을 에칭제거한다. 이때 이 홈내벽의 산화막형성과 제거공정은 홈내벽의 에칭손상을 방지하기 위해 행해지는 것이다. 그후 홈(3)내벽면 및 이것에 이어지는 상부평탄면의 일부가 노출된 상태에서 제1층 다결정실리콘막(4)을 퇴적하는데, 이때 제1층 다결정실리콘막(4)의 두께는 예컨데 막두께가 100㎚정도로 된다. 그후 비소를 도우즈량 1×10¹⁵/㎝²와 가속에너지 50KeV, 주입각도 15°의 조건에서 이온주입해서 제1층 다결정실리콘막(4)으로부터의 비소를 도우프한다. 그리고 n형으로 된 다결정실리콘막(4)으로부터의 비소를 기판에 확산시킴으로써 홈(3)내벽면에 저농도의 n-형층(5)을 형성한다[제8c도]. 이때 n-형층(5)의 확산깊이는 확산농도와 시간에 의해 결정되는 바, 본 실시예에서는 확산깊이가 0.2㎛ 또는 그 이하로 되게 한다.

다음에 소자분리절연막(2)상에 개구를 갖는 포토레지스트(85)를 패턴형성하고, 이것을 마스크로 해서 CDE로 제1층 다결정실리콘막(4)을 에칭해서 제1층 다결정실리콘막(4)을 소자분리영역상에서 분리하는데[제8d도]. 이때 제1층 다결정실리콘막(4)은 도시된 바와 같이 트랜지스터 형성영역에는 남겨놓고, 그후 포토레지스트(85)를 제거해서 제1캐패시터 전극으로 되는 제1층 다결정실리콘막(4)의 표면을 세정한후 열산화로 약 10㎚정도의 캐패시터절연막(6)을 형성한다. 이어 전면에 n형 불순물이 도우프되 제2층 다결정실리콘막을 퇴적시키고, 이 제2층 다결정실리콘막상에 포토레지스트(86)를 패터닝형성한 후, CF₄가스를 포함하는 CDE로 45°의 테이퍼를 갖는 에칭을 실행하여 제2캐패시터전극(7)을 형성한 다음, 동일마스크를 사용해서 계속 캐패시터절연막(6) 및 그 아래의 제1층 다결정실리콘막(4)을 에칭한다[제8e도].

이것에 의해 도시된 바와 같이 제1캐패시터전극(4)이 외부로 일부 돌출되어 홈(3)의 상부내벽면(25) 및 이것에 이어지는 상부평탄면(28)에서 n형성층(13)에 접촉되는 상태가 얻어지게 되고, 제1캐패시터전극(7)은 셀플레이트를 구성하도록 소정패턴을 갖는 복수의 메모리셀에 공통으로 배설되게 된다. 이후는 제2캐패시터전극(7)의 표면에 200㎚정도의 열산화막(14)을 형성하고, MOS 트랜지스터영역의 산화막을 제거해서 기판면을 노출시키고 다시 열산화로 15㎚정도의 열산화막으로 이루어지는 게이트절연막(9)을 형성하여 제3층 다결정실리콘막으로 게이트전극을 형성하며, 이어 인을 이온주입해서 소오스 및 드레인과 확산층인 n형층(11,12)을 형성한다. 그리고 전면을 CVD절연막(15)으로 덮는다[제8f도]. 이어 최종적으로 접촉구멍을 뚫어서 비트선(16)을 배설한다[제8g도].

이에 따라, 본 실시예에 의해서도 상기 각 실시예와 동일한 효과를 얻을 수 있는 바, 제1캐패시터전극(4)을 홈(3)의 내벽면에 직접 접촉함과 동시에 일부가 외부로 돌출되도록 상부평탄면(28)에서 n형층(13)에 접촉해 놓아 n형층(13)과 제1캐패시터전극(4)의 저저항접촉이 이루어지게 된다. 또, 제1캐패시터전극(4)을 홈상부평탄면(28)에서 n형층(13)에 접촉시키기 위한 공정은, 제8b도에서 설명한 바와 같이 홈을 파는데 사용되는 마스크의 형성전에 산화막(81)을 홈영역보다 크게 에칭해서 창을 형성하고, 미리 n형층(13)을 형성하게 되면 보다 간단하게 된다.

제9a도 및 제9b도는 제2캐패시터전극(7)의 패턴을 상기한 예들과 다르게 할 실시예로, 상기한 어느 실시예에도 적용할 수 있다.

본 실시예에서는 제2캐패시터전극(7)의 패터닝을 기판을 형성된 홈(3₁,3₂)위에서 행하게 되는 바, 이와 같이 하게 되면 예컨데 제1도~제5도의 실시예에 적용해서 제2캐패시터전극(7)의 에칭을 홈외로 설정할 경우의 마스크정합여유와, n형층(13₁,13₂)의 제2캐패시터전극(7)에 대한 마스크정합여유, 제2캐패시터전극(7)에 대한 게이트전극(10₁,10₂)의 마스크정합여유가 필요없게 되어 메모리셀을 더 한층 미세화할 수 있게 된다. 그리고 상기 실시예에서 미리 형성된 n형층(13₁,13₂)도 불필요하게 되고, 이때 기판의 홈(3₁,3₂)의 가장자리 바로 위에 제2캐패시터전극(7)을 패터닝해도 된다.

제10a도 내지 제10c도는 홈내벽에 p형층과 n형층의 2중확산층을 형성해서 큰 펀치드루우내압을 얻는 경우에서의 p형층 형성방법을 설명하기 위한 도면으로, 제5도의 구조도 홈(3)내벽에 p형층(51)을 형성시킨 것이지만 제10a도 내지 제10c도는 제7도에 도시된 구조를 기본으로 해서 그 홈(3)의 내벽에 p형층(51)을 형성시키는 경우를 도시해 놓은 것이다.

즉, 하나의 방법은 우선 제10a도에 도시된 바와 같이 홈(3)의 내벽 및 이것에 이어지는 상부평탄면의 일부를 노출시킨 상태에서 보론을 예컨데 15°의 각도를 갖는 경사이온주입으로 도입해서 p형층(51)을 형성한다. 그리고, 그후 제10c도에 도시된 바와 같이 제1층 다결정실리콘막(4)을 퇴적하고, 이것에 비소를 이온주입해서 저온해서 열처리함으로써 얕은 n-형층(5)과 이것을 둘러싸는 p형층(51)의 2중확산층을 형성한다.

한편 다른 방법으로서, 제10b도에 도시된 바와 같이, 우선 BSG막(91)을 퇴적시켜 이들의 확산으로 p형성(51)을 형성하고, 다음에 제10c도의 공정에서 n-형층(5)을 형성하는 것도 좋게 된다.

제11a도 내지 제11f도는 캐패시터홈형성방법에 대한 다른 실시예를 도시해 놓은 것으로, 제2도의 실시예에 있어서, 제2c도공정에서의 홈(3)을 형성한 후에 산화막(23)이 두꺼운 상태로 남아 있을 경우에는 이것을 에칭제거할 때에 소자분리절연막(2)이 동시에 횡방향으로 에칭되는 되는 바, 이것은 홈(3)의 간격을 할 수 있는 만큼 좁게 한 경우에 소자분리능력의 저하를 초래하게 된다.

이에, 제11도의 공정에서는 이와 같은 난점을 해결하기 위한 것으로, 우선 제11a도에 도시된 바와 같이 상기 실시예에서 설명된 것과 동한 소자분리절연막(2)을 형성해서 버퍼용 산화막(21)을 100㎚정도 형성한 후, 100㎚의 질화막(22)과 500㎚의 산화막(23)을 순차 퇴적형성한다. 이어 제11b도에 도시된 바와 같이 소자분리절연막(2)상에 개구의 일부가 연결되도록 포토레지스트(93)를 패턴형성하고, 이 포토레지스트(93)를 마스크로 해서 산화막(23)과 질화막(22) 및 산화막(21)을 반응성이온 에칭으로 순차 에칭하여 기판면을 노출시킨다. 그후 제11c도에 도시된 바와 같이 50㎚정도의 얇은 열산화막(95)을 형성한 후 전면에 질화막(94)를 100㎚정도로 퇴적시키고, 이 질화막(94)을 그 막두께에 상당하는 반응성이온에칭으로 에칭해서 제11d도에 도시된 바와 같이 산화막(23)과 질화막(22)의 측벽부에만 질화막(94)을 남게 한다. 그리고, 제11e도에 도시된 바와 같이 산화막(23)과 질화막(94)을 마스크로 하는 반응성이온에칭으로 기판(1)을 에칭해서 홈(3)을 형성한다. 한편, Si와 CVD SiO₂의 선택비가 무한대인 경우에는 이 홈(3)의 형성공정에서 산화막(23)도 에칭되어 막두께는 감소하게 되지만 다소 남게 된다. 여기서 이 남겨진 산화막은 NH₄F로 에칭제거하고, 그후 홈(3)의 내벽면을 50㎚ 정도로 얇게 열산화시킨 다음 CDE로 산화막(94)을 제거한다. 이 CDE공정에서는 홈내벽에서 산화막이 형성되어 있으므로 에칭되지 않게 된다. 이후 산화막에칭을 시행하여 제11f도에 도시된 바와 같이 홈(3)의 내벽면 및 이것에 연결되는 상부평탄면의 일부를 노출시킨다.

이와 같은 방법에 따르면, 제11e도에 도시된 바와 같이 마스크제료로서의 산화막(23)이 에칭되지 않고 남아 있더라도 마스크개구측면이 질화막(94)으로 덮여있기 때문에 소자분리절연막(2)이 노출되지 않게 되므로 남겨진 산화막(23)을 NH₄F로 에칭제거하는 공정에서 소자분리절연막의 막감소가 방지되게 된다. 따라서, 소자분리절연막영역에 설치되도록 홈을 형성하는 경우에도 소자분리능력의 저하를 초래하지 않게 된다.

이상의 실시예에서는 워드선방향으로 인접된 메모리셀의 상호관계는 설명하지 않았지만, 만일 메로리셀배치를 폴디드비트(folded bit) 선구성으로 하는 경우에는 제2캐패시터전극, 즉 셀플레이트영역위를 워드선 방향으로 인접한 메모리셀의 게이트전극이 통과하게 된다. 또 상기 실시예의 제조공정에서는 이 경우 게이트전극과 캐패시터전극간의 캐패시터전극을 열산화시켜 얻게 되는 열산화막을 통해서 용량결합되는데, 여기서 이 열산화막은 다결정실리콘막의 열산화막이기 때문에 단결정실리콘의 열산화막에 비해 두껍게 되지만, 이 전극간용량을 보다 감소시키기 위해 별도의 캐패시터영역에 CVD 절연막을 퇴적시키는 것이 유효하게 된다.

제12도는 폴디드비트선구성의 패턴예를 도시해 놓은 것으로, 여기서 제1도와 대응되는 부분에는 제1도와 동일부호를 붙인다.

제12도에서 사선으로 도시된 제3층 다결정실리콘막으로 되는 게이트전극(10)이 워드선(WL)으로 되게 연속적으로 배열되고, 워드선(WL)방향의 메모리셀배치는 인접한 게이트전극의 사이에 위상이 180°어긋나게 되는 바, 이 때문에 제1도에 도시된 2개의 게이트전극(10₁,10₂)사이에 워드선(WL)방향으로 인접하는 다른 메모리셀의 2개의 게이트전극(10₃,10₄)이 통하는 것으로 되게 된다. 그리고 제2층 다결정시리콘막으로 되는 제2캐패시터전극(7)은 각 메모리셀의 트랜지스터영역에 창을 갖춘 상태로 전면에 형성되게 셀플레이트를 구성하고, 비트선(BL; 16)은 워드선(WL)방향으로 인접한것을 쌍으로 해서 감지증폭기(SA)에 접속되도록 되어 있다.

물론, 본 발명은 오픈비트선구성의 DRAM에도 적용할 수 있고, 폴디비트선구성은 노이즈에 대해 강하도록 긴 부분을 갖지만 반면에 셀플레이트가공이 어렵다는 난점을 갖는다.

제12도에 도시된 바와 같이 셀플레이트[제2캐패시터전극(7)]에 형성되는 메모리셀의 트랜지스터영역의 창간격이 좁고,이것에 대해서 오픈 비트선구성은 가공이 용이하게 도므로 고밀도화에적당하지만 노이즈에 약하게 된다. 따라서, 이들 오픈비트선구성과 폴디드비트선구성의 긴부분을 동시에 활용하는 것으로 해서 의사(疑似)오픈비트턴을 구성한다.

제13도는 이 의사오픈비트선구성의 패턴예를 도시해 놓은 것으로, 이 구성에서는 워드선(WL)방향으로 메모리셀배열을 복수블록으로 나누고, 각 블록내에는 오픈비트선형식의 메모리셀배치로 하며, 블록사이에서 메모리셀배치에 180°위상차를 부여한다. 또, 게이트전극(10)은 1개의 블록내에서만 공통으로 배설되고, 이것이 Aℓ배선에 의해 공통접속되게 워드선(WL)을 구성한다. 그리고 비트선(BL)은 다른 블록의 것이 쌍으로 되게 감지감폭기(SA)에 접속되도록 배선해서 폴디드비트선구성이면서도 노이즈가 적게 되는 효과를 얻게 된다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 따른 홈이 형성된 메모리셀구조에서는, 홈내벽면에 저농도확산층이 형성되고, 이것에 직접 접촉되게 제1캐패시터전극이 형성되며, 이것에 겹쳐지게 캐패시터절연막을 통해서 제2캐패시터전극이 형성되어 캐패시터가 형성되는 바, 이에 따라 저농도 확산층의 확산깊이를 종래구조에 비해서 얕게 하고, 실질적으로 홈간격을 작게 하면서도 종래와 같은 정도로 펀치드루우내압을 얻을 수 있음은 물론 펀치드루우내압을 종래와 같은 정도로 하게 되면 DRAM의 고집적화를 도모할 수 있게 된다. 또한, 형성된 홈내벽면에 직접 캐패시터절연막을 형성하는 종래구조에 비해, 퇴적막으로 제1캐패시터전극을 형성하고 이 표면에 캐패시터절연막을 형성시키는 본 발명의 구조에서는 홈의 모서리부가 둥글어지게 된다. 따라서, 모서리를 둥글게 하는 공정을 행하는 것도 간단하게 된다.

또한, 본 발명의 제조방법에 의하면, 제1캐패시터전극으로부터의 고상확산을 이용해서 홈내벽의 저농도 확산층을 형성시켜 그 확산깊이를 얕게 함으로써 상술한 DRAM의 고집적화와 신뢰성향상을 간단한 공정으로 실현할 수 있게 된다. 또, 캐패시터절연막을 제1캐패시터전극상에 열산화로 형성할 수 있게 되고, 이것에 의해 캐패시터절연막의 균일성이 우수하게 되므로 고성능화와 신뢰성향상을 도모할 수 있다.

Claims (14)

1. 반도체기판에 MOS 트랜지스터와 캐패시터로 이루어진 메모리셀이 배열형성된 반도체장치에 있어서, 상기 캐패시터는 반도체기판의 소자분리된 메모리셀영역내에 형성됨과 더불어, MOS 트랜지스터의 소오스와 드레인중 어느 한쪽의 확산층으로 되게 되는 이들 소오스 및 드레인과 도전형이 동일한 저농도확산층(5)이 내벽면에 형성된 홈(3)과, 이 홈(3)에 그 내벽면을 따라서 상기 저농도확산층(5)에 직접 접촉되면서 매립형성되어 상기 저농도확산층(5)과 함께 하나의 전극층을 형성함과 더불어, 상기 MOS 트랜지스터의 소오스와 드레인중 어느 한쪽의 확산층에 전기적으로 접속되게 되는 제1캐패시터전극층(4) 및, 이 제1캐패시터전극층(4)에 겹쳐지도록 그 표면에 절연막(6)을 통해서 매립형성된 제2캐패시터전극(7)으로 구성된 것을 특징으로 하는 반도체기억장치.
2. 제1항에 있어서, 상기 제2캐패시터전극(7)이 복수개의 메모리셀에 공통으로 배설되어 셀플레이트를 구성하는 것을 특징으로 하는 반도체기억장치.
3. 제1항에 있어서, 상기 제1 및 제2캐패시터전극(4,7)이 각각 불순물이 포함된 제1층 및 제2층 다결정실리콘으로 형성되고, 상기 홈(3)의 내벽면의 저농도확산층(5)은 상기 제1층 다결정실리콘막으로부터의 고상확산에 의해 형성된 것임을 특징으로 하는 반도체기억장치.
4. 제1항에 있어서, 상기 제2캐패시터전극이 기판의 상기 홈상에 패턴경제가 설치되어 있는 것임을 특징으로 하는 반도체기억장치.
5. 제1항에 있어서, 상기 제1캐패시터전극이 상기 홈의 상부내벽면에서 상기 소오스 및 드레인중 어느 한쪽의 확산층에 접속되어 있는 것을 특징으로 하는 반도체기억장치.
6. 제1항에 있어서, 상기 제1캐패시터전극(4₁,4₂)은 그 단부가 상기 홈(3₁,3₂)영역으로부터 외부로 연장되어 기판(1)의 표면보다 돌출되도록 형성되는 것을 특징으로 하는 반도체기억장치.
7. 반도체기판에 MOS 트랜지스터와 캐패시터로 이루어진 메모리셀이 배열형성된 반도체기억장치를 제조하는 방법에 있어서, 기판의 소자분리된 각 메모리셀영역에 홈(3)을 형성하는 공정과, 상기 홈(3)의 내벽면을 노출시킨 상태에서 그 내벽면에 직접 접촉되는 제1도체막(4)을형성하는 공정, 이 제1도체막(4)을 통해서 상기 홈내벽면에 MOS 트랜지스터의 소오스 및 드레인중 어느 한쪽의 확산층과 연결되는 저농도확산층(5)을 형성하는 공정, 상기 제1도체막(4)을 에칭해서 제1캐패시터전극을 형성하는 공정, 상기 제1캐패시터전극(4)에 겹쳐지도록 그 표면에 절연막(6)을 통해서 제2도체막(7)을 형성시키고 이것을 에칭해서 제2캐패시터전극을 형성하는 공정, 상기 홈(3)에 인접한 위치의 기판표면에 게이트절연막(9)을 통해서 게이트전극(10)을 형성하는 공정 및, 이 게이트전극(10)을 마스크로 해서 불순물을 도우프하여 소오스와 드레인의 확산층(11,12)을 형성하는 공정을 구비하여 구성된 것을 특징으로 하는 반도체기억장치의 제조방법.
8. 제7항에 있어서, 상기 제2캐패시터전극(7)이 복수의 메모리셀에 공통으로 배설되도록 셀플레이트를 구성해 주는 것을 특징으로 하는 반도체기억장치의 제조방법.
9. 제7항에 있어서, 상기 제1 및 제2캐패시터전극을 각각 불순물을 포함하는 제1층 및 제2층 다결정실리콘막으로 형성시켜 주는 것을 특징으로 하는반도체기억장치의 제조방법.
10. 제7항에 있어서, 상기 홈의 상부내벽면에 노출되는 MOS 트랜지스터의 소오스와 드레인중 어느 한쪽의 확산층 일부를 상기 홈의 형성전에 형성시키는 것을 특징으로 하는 반도체기억장치의 제조방법.
11. 제7항에 있어서, 상기 제1도체막을 이방성 에칭으로 전면에칭시켜 상기 제1캐패시터전극이 상기 홈의 내부에만 남도록 패턴형성하는 것을 특징으로 하는 반도체기억장치의 제조방법.
12. 제7항에 있어서, 상기 제1캐패시터전극(4₁,4₂)은 그 단부가 상기 홈(3₁,3₂)의 영역으로부터 외부로 연장되어 기판(1)의 표면보다 돌출되도록 형성되는 것을 특징으로 하는 반도체기억장치의 제조방법.
13. 제7항에 있어서, 상기 제2캐패시터전극을 기판의 상기 홈모서리까지는 홈위에서 패터닝하는 것을 특징으로 하는 반도체기억장치의 제조방법.
14. 제7항에 있어서, 상기 메모리셀영역에 홈을 형성시키는 공정이, 미리 형성된 소자분리절연막영역상에 개구의 일부가 부식된 마스크를 이용해서 이방성 에칭을 실행하도록 되어 있는 것을 특징으로 하는 반도체기억장치의 제조방법.

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