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KR900001225B1 - 반도체기억장치와 그 제조방법 - Google Patents

반도체기억장치와 그 제조방법 Download PDF

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KR900001225B1
KR900001225B1 KR1019860001867A KR860001867A KR900001225B1 KR 900001225 B1 KR900001225 B1 KR 900001225B1 KR 1019860001867 A KR1019860001867 A KR 1019860001867A KR 860001867 A KR860001867 A KR 860001867A KR 900001225 B1 KR900001225 B1 KR 900001225B1
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KR
South Korea
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conductive layer
semiconductor
conductive
cell
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KR1019860001867A
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KR860008609A (ko
Inventor
마사시 와다
Original Assignee
가부시끼가이샤 도오시바
사바 쇼오이찌
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Abstract

내용 없음.

Description

반도체기억장치와 그 제조방법
제1도는 본 발명에 따른 제1실시예의 DRAM으로서 그 기판상에 복수의 도상 셀영역이 배열되어 있는 메모리장치의 주요부분을 평면구성으로 나타내는 다이아그램.
제2도는 제1도에 도시된 메모리의 II-II선 단면구조를 나타낸 다이아그램.
제3도는 제1도에 도시된 메모리의 Ⅲ-Ⅲ선 단면구조를 나타내는 다이아그램.
제4a-4h도는 각각 제1도에 도시된 메모리를 제조하는 방법의 주요공정에서 제조되어지는 장치의 주요부분단면 구조를 나타내는 다이아그램.
제5도는 본 발명에 따른 제2실시예의 DRAM으로서 그 주요부분을 평면구성으로 나타낸 다이아그램.
제6도는 제5도에 도시된 메모리의 VI-VI선 단면도를 나타내는 다이아그램.
제7도는 제5도에 도시된 메모리의 VII-VII선 단면도를 나타내는 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 12 : 그루부
14 : 도상층 16 : 비트라인
18a, 18b : 센스증폭기 19 : 워드라인
20 : n-반도체층 22 : 캐패시터전극층
24 : 절연층
26 : p-형 반도체층(채널영역)
28 : 게이트층(금속층)
30 : 절연층 32 : n-반도체층(드레인층)
34 : 절연층 36 : 접촉구멍
50 : p-반도체층 52 : 마스트층
54 : 포토레지스트막 55: 요부
56 : n-층 58 : 절연층(산화막)
60, 60' : 비결정실리콘층 62 : p-층
64 : 산화막
66 : 비결정실리콘층(캐패시터전극층)
68 : 개구부 72 : 포토레지스트막
80, 82 : 게이트전극층 84 : 게이트산화막
88 : n-형 반도체층 90 : p-형 반도체층(채널층)
96, 98 : 워드라인 C, C1, C2: 셀캐패시터
Q, Q1, Q2: 셀트랜지스터
본 발명은 반도체장치에 관한 것으로, 특히 각 셀이 1개의 트랜지스터와 1개의 캐패시터로 구성되어진 다이나믹형 반도체기억장치와 그 제조방법에 관한 것이다.
일반적으로 다이나믹 랜덤 억세스메모리(이하 DRAM이라 약칭함)라하면 그중 ＂＂＂＂
그런데 근래에 들어 대용량의 DRAM이 점점 더 요구되고 있는바, 기본적으로 DRAM의 대용량화는 칩크기에 대한 메모리밀도(즉 메모리셀의 집적도)를 향상시켜주므로써 달성될 수 있는 것이기 때문에 최근 반도체기술의 진보, 특히 미세가공기술이 더욱 진보됨으로써 MOS형 DRAM의 메모리밀도를 비약적으로 개선시킬 수가 있게 됨에 따라 DRAM에 대용량화는 칩속의 기판상에서의 셀의 크기를 작게하여 메모리의 집적도를 향상시키므로써 비교적 쉽게 달성할 수가 있을 것이라고 생각하기 쉽다.
그러나 셀의 크기만을 단순하게 축소시켜준다면 DRAM의 동작에 있어 그 신뢰성이 약화되어버리게 되는바, 그 까닭은 단지 셀의 크기만을 축소시키게 되면 셀캐패시터가 전하를 축적시킬 수 있는 전하축적 용량이 감소되어 소자의 특성을 악화시켜주기 때문이다. 즉 셀의 크기를 단순하게 축소시키게 되면 셀내에 있는 MOS 캐패시터의 용량이 감소되므로 최소한 전하축적량이 필요로 하는 레벨(이것은 셀의 동작여유로서 α선입사시 노이즈에 대한 여유를 고려하여 결정되는 셀캐패시터의 전하축적가능량의 필요하한)이하로 되면 셀로서의 기본적인 특성을 악화시키게되므로 종래에는 셀의 미세화, 즉 DRAM을 고밀도로 집적시키는데 일정한 한계가 있게 되었다.
물론 셀캐패시터의 전하축적량은 MOS 캐패시터의 용량뿐만 아니라 MOS 캐패
한편 DRAM의 대용량화에 있어 셀캐패시터의 용량이 감소되어지는 것을 방지하기 위한 방법으로 ① 게이트절연막의 두께를 작게 한다던가, ② 게이트절연막의 유전상수ε을 크게 한다던가, 또는 ③ 캐패시터전극면적을 크게 하는것과 같은 3가지를 생각할 수 있다. 그런데 이중에서 첫번째 방법은 DRAM의 제조공정상 한계가 있기때문에 소자특성에 대한 신뢰성을 악화시키지 않으면서 게이트절연막의 두께를 비약적으로 감소시키는 것이 어려워 채용되어질 수 없는 것이다.
또한 두번째 방법은 현재 널리 사용되어지고 있는 산화실리콘(SiO2)의 대신에 종래의 유전상수 ε이 큰 절연물질을 사용하게 되는 것이나, 현시점에 있어서는 상기 조건을 만족하고 또 산화실리콘을 대체할 수 있는 정도로 양호한 절연물질을 찾아볼 수가 없어(질소화합물(Si3N4)을 그 대용으로 고려해볼 수도 있지만 고신뢰성의 DRAM을 양산한다는 관점에서 보면 아직 해결되지 못한 문제가 포함되어 있다.) 채용할 단계에 이르지 못하고 있다.
따라서 셀캐패시터의 용량을 크게 하기 위해서는 캐패시터전극면적을 크게하는 방법인 세번째 방법을 채택할 수밖에 없는 형편이다.
한편 DRAM의 집적도를 감소시키지 않으면서 캐패시터전극면적을 크게 하기 위한 방편으로, 종래에는 기판상에 셀영역을 분리시키기 위해 형성시킨 그루브(가늘고 긴
그런데 상기와 같은 구조를 갖는 종래의 DRAM에 있어서도 셀영역의 면적이 커지게 되므로 말미암아 기대되는 것 만큼의 고집적화(대용량화)를 기할수가 없었는바, 그 까닭은 상기와 같은 구조를 채택하게 되면 셀트랜지스터가 섬모양으로 형성되어진 셀영역의 주변부근상에 설치되어지는 게이트전극과 셀영역의 중앙부에 형성되어지는 드레인영역에 의해 구성되어지게 되므로 말미암아 각 셀의 MOS 트랜지스터 자체의 점유면적이 필요없이 늘어나기 때문인데, 이는 동작의 신뢰성이 높고 대용량(고집적도)을 갖는 DRAM을 실현시키는데 있어 곤란한 문제점으로 되고 있다.
본 발명은 상기와 같은 문제점을 개선하기 위해 안출한 것으로서, 기판상에다 우수한 전기적 특성을 갖는 셀의 높은 집적도로 형성시킬 수 있도록 된 반도체기억장치와 그 제조방법에 관한 것이다.
본 발명의 반도체장치에 의하면, 제1도전형으로 된 반도체기판에는 기판상에서 복수의 도상층(섬모양으로 이루어진 층)을 규정하게 되는 그루브가 설치되고, 각 메모리셀은 1개의 캐패시터와 1개의 트랜지스터로 구성되어져 있는 것인데, 상기 메모리셀 캐패시터는 상기 그루브 가운데 매설되어지는 한편, 상기 셀 캐패시터는 그루브의 저면에서 상측방향으로 절연시켜 설치한 캐패시터 전극층과 1개의 도상층 측벽면의 하측표면
제1도는 본 발명의 실시예인 MOS형 다이나믹형 랜덤억세스메모리(DRAM)에 대한 주요부분의 평면구조를 도시한 것으로, 다만 도면의 간략화를 위하여 산화막층등의 도시예는 생략하였고, 기판(10)은 p형 높은 농도의 불순물(p+형)을 갖는 반도체재료로서, 예를 들어 실리콘으로 구성되어져 있는 것이다.
기판(10)의 표면부분에는 도량모양으로 된 복수의 그루브(12)가 형성되 있는데, 이러한 그루브(12)는 서로 분리확산시킨 도상층(14)을 한정하도록 된 것으로서, 상기 도상층(14)은 p형의 낮은 농도의 불순물(p-형)을 갖는 실리콘과 같은 반도체재료로 구성되어져 있다. 또한 상기 도상층(14)은 각각 독립된 셀영역으로 사용되어지는 것으로, 각 셀영역 즉 도상층(14)은 직방체로 구성시킴에 따라 구형(예컨대 정방형)으로 된 상면 공간영역과 대체적으로 수직으로 되어진 4개의 측벽면을 갖는다. 이러한 실시예에 따르
상기 DRAM에는 습곡형 비트라인(folded bit line)을 구성시킨 것이므로, 제1도에 도시되어 있는 바와같이, 도상층(14)의 열(도면중 종방향으로 배열되어 있는 셀)은 교대로 셀피치의 반만큼 엇갈리도록 배치되어져 있고, 또 상기 비트라인(16)은 이러한 도상층(14)의 열에 실질적으로 직교하도록 된 열방향(도면에서는 횡방향)으로 도상층의 열위쪽을 연장시킨 것으로 도상층(14)의 열에 있는 도상셀영역이 한개씩 걸러 접속되도록 형성시킨 것이다. 인접된 2개의 비트라인(예컨대 16a,16a')은 제1도에 도시되어져 있는 바와 같이 실질적으로는 1개의 비트라인으로서 사용되어지는 것으로, 교대로 접속되어진 비트라인쌍(16a)(16a'), (16b)(16b')...은 센스증폭기 (18a)(18b)...에 각각 접속시킨 것이고, 행방향(도면에서는 종방향)으로 연장시킨 워드라인(19)은 다수의 도상셀의 열에 각각 접속시킨 것이다.
제2도는 제1도에 도시된 DRAM의 단면구조를 나타낸 것으로, 서로 인접된 2개의 메모리셀행에 포함되는 2개의 도상셀층(14-1)(14-2)을 나타내는 것이다. 이러한 실시예에서는 상기한 바와 같이 1개의 도상셀층(14)에 1개의 메모리셀이 대응하도록 형성시킨 것이고, 또한 1개의 메모리셀은 1개의 MOS 캐패시터(C)와 MOSFET(Q)로 구성시킨 것이다. 이하 제2도에 의거하여 1개의 메모리셀의 구성에 대해 상세히 설명하면 다음과 같다. 다른 메모리셀의 구성도 이와 동일한 것이고, 또 제2도에 있어, 인접한 도상셀층(14-2)에서 설명의 대상이 되는 도상셀층(14-2)과 동일한 부분에는 그와 대응되는 참조부호에 ＂/＂를 부가시켜 간략하게 도시하였다.
도상층(14-1)의 하반부에 있는 측벽면의 표면영역에 n-도전형을 갖는 반도체층(20)을 형성시키고, 상기 n-형 반도체층(20)은 도상층(14-1)의 하반부에 있는
한편 도상층(14-1)을 둘러싸는 그루브(12)내에 n-반도체층(20)에 대향되도록 금속층(22)과 같은 도전층을 매설시켜 놓고 있는바, 즉 상기 금속층(22)은 4각으로 된 환형상의 n-형 반도체층(20)을 그 외측에서 둘러싸도록 4각의 환형으로 형성되어 있다. 여기서 상기 금속층(22)은 그 폭이 실질적으로 그루브(12)의 폭에 상당하도록 된 것으로서, 높이가 n-형 반도체층(20)의 높이에 실질적으로 대응하도록 된 것이다(다만, n-형 반도체층의 높이가 금속층(22)의 높이보다 작게 구성되지는 않는다). 또한 상기 금속층(22)은 메모리셀 캐패시터의 캐패시터전극으로 사용되어진다.
n-반도체층(20)과 금속층(22)의 사이에는 절연층(24)으로 채워져 있고, 이에 따라 n-반도체층(20)과 금속층(22) 사이에 용량성분이 마련되어지는 것이며, 또 상기 캐패시터전극층(22)은 다른 도상층(14)에 형성시키는 다른 메모리셀의 캐패시터전극층과 일체로 형성시켜 공통캐패시터의 전극으로 형성시킨 것이다.
도상층(14-1)의 상반부에 있는 측벽면의 표면영역에 p-도전형(다만 도상층(14)의 불순물농도보다 약 102만큼 높은 농도를 가짐)을 갖는 반도체층(26)을 형성시키고, 상기 p-형 반도체층(26)은 도상층(14-1)의 상반부에 있는 측벽면의 모든 둘레에 걸쳐(즉, 4개의 측벽면을 둘러싸도록) 4각의 루우프형태로 길게 연장시키며, 또 상기 n-반도체층(20)과 전기적으로 접촉(접합)시킨 것이다. 여기서 상기 p-반도체층(26)은 메모리셀트랜지스터의 채널영역으로 사용되어지는 것이다.
상기 p-반도체층(26)에 대향함과 더불어 도상층(14-1)을 그의 외측에서 둘러싸
서로 상하에 배치시킨 2개의 반도체층(20)(26)에 의해 도상층(14)의 측벽표면이 피복되어 있고, 상기 도상층(14)의 상면영역에는 n+형 반도체층(32)이 형성되어진 것인데, 상기 n+반도체층(32)은 모든 상부표면을 덮도록 하여 셀트랜지스터(Q)의 드레인측으로서 기능을 수행토록 하고, 이와 같은 트랜지스터구조에 있어 상기한 캐패시터(C)에서 사용되어지는 n-반도체층(20)은 이와 함께 트랜지스터의 소오스층으로서의 기능도 수행하게 된다.
그리고 이와 같은 구조를 매설시키기 위해 CVD산화막으로 이루어진 절연층(34)을 형성시키고, 상기 절연층(34)에는 각 도상층(14)의 상부표면에 형성시킨 드레인층(32)의 중앙부위에 접촉구멍(36)을 설정한다. 제1도에 도시된 비트라인(16)은 복수의 알루미늄층으로 구성시켜, 이러한 비트라인(16)은 접촉구멍(36)을 접속시키도록 상호 평행하게 연장시키므로써 셀행(즉, 제1도에서 종방향으로 배열되어 있는 셀어레이를 의미한)중에서 열방향(즉, 제1도에서 횡방향)으로 1개씩 걸러 나란히 있는 셀트랜지스터의 드레인층(32)은 대응되는 비트라인에 의해 서로 접속시킨 것이다.
제3도는 단일 셀행가운데 서로 인접한 도상셀층(14)의 단면구조를 상세히 나타낸 것으로, 이러한 단면을 살펴보면, 동일 열에 연속되어 있는 셀들의 MOSFET들을 위
제1도에 있어, 셀매트릭스의 워드라인(19)에 직접 접속되어 있는 최종단의 도상셀층(예를 들어 14-n)에서는 상기한 게이트층으로서의 기능을 수행하도록 되어진 전극층(28)이 도상층에 있는 4개의 측벽면만을 둘러싸도록은 되지 않고, 그의 상부표면을 함께 둘러싸도록(거꾸로 된 용기모양으로) 전극층(28)을 형성시킨 것이다. 제1도에서 점선(40)은 게이트층이 도상층의 상부표면을 함께 덮고 있는 것을 나타내기 위해 사용되어진 것이다. 상기 게이트층상에 상기한 접촉구멍(36)과 동일한 구멍을 갖는 절연층(도시되지 않음)을 형성시켜 각 워드라인(19)은 이에 대응된 최종단에 있는 도상셀층(14)의 절연층인 접촉구멍과 중첩되도록 형성시킨 것이다. 이에 따라 셀매트릭스의 워드라인(19)은 최종단이 있는 도상웰층(14)의 게이트층에 각각 전기적으로 접속시킨 것이다.
이와 같이 구성되어진 본 발명에 따른 제1실시예의 DRAM에 있어, 셀캐패시터뿐만이 아니고 셀트랜지스터로 분리되어진 복수의 도상셀층(14)의 측벽면을 이용하여 그 대부분이 그루브(12)내에 위치하도록 형성시킨 것이다.
각 도상셀층(14)의 상면영역에 형성되는 것은 오직 셀트랜지스터의 드레인층만이 형성된다. 따라서 각 도상셀층(14)의 평면면적이 종래보다 작아지게 되므로 단일 칩상에 형성시킬 수 있는 도상셀층(14)의 수를 대폭 증가시킬 수 있게 되어 메모리의 집적도를 개선시켜 대용량의 DRAM을 실현시킬 수 있게 되는 것이다. 실제로 본 발명에 따라 제작된 DRAM의 경우 동일 칩크기를 갖는 종래 DRAM의 메모리용량에 비해 4배정
특히 주의깊게 고려해 보아야 할 것은 상기 메모리의 집적도를 개선시킬때 셀캐패시터의 용량에 조금도 영향을 끼치지 않는다는 점이다. 왜냐하면, 셀캐패시터는 도상셀층(14)을 한정하는 그루브(12)속에 매설되어지는 셀캐패시터의 실효전극면적이 도상셀층(14)의 평면면적의 감소에 전혀 영향을 끼치지 않기 때문이다. 이와 같이 셀캐패시터의 실효면적이 감소되어지지 않으므로 상기 캐패시터의 용량에 있어서도 메모리의 고신뢰성에 필요한 만큼 크게 설정할 수 있다. 따라서 메모리의 용량을 크게할 수 있을뿐만 아니라 동작의 신뢰성도 높은 DRAM을 제공할 수가 있는 것이다.
또한 본 발명에서는 셀캐패시터뿐만 아니라 셀트랜지스터도 부분적으로 그루브(12)속에 매설시킨 결과(특히 게이트전극을 그루브속에 형성시킨 결과) DRAM의 표면을 평탄화시킬 수가 있으므로 셀배열의 상부표면이 평탄하게 되므로 그 다음의 금속배선공정시 상방향으로 형성시켜야 할 미세한 배선패턴의 제조를 용이하게 형성시킬 수가 있고, 이에 따라 대용량을 갖는 DRAM의 고집적화를 촉진시키는 한편 신뢰성을 높일 수가 있다.
다음에 제4a 내지 제4h도에 의거하여 제1도 내지 제3도에 도시된 DRAM의 제조방법에 대해 설명하면 다음과 같다. 제4a 내지 4g도는 제1도의 lIII-III선 단면도로서, 본 발명에 따른 DRAM의 제조방법의 주요 공정에서 얻어진 구조를 각각 나타내는 것인데, 제4a 내지 4h도에 있어 제1도 내지 제3도에 도시된 부분과 동일한 곳에는 동일한 참조부호를 사용한 경우가 있다.
먼저 제4a도에 대해 설명하면, 높은 불순물농도를 갖는 p도전형(p-형)의 실리콘기판(10)상에다 낮은 불순물 농도를 갖는 p도전형(p-형)을 에픽텍셜성장시킨다. 그리고
이와 같이 패턴화된 마스크층(52)을 이용하여 p-형 반도체층(50)을 에칭시켜 p-형 반도체층(50)속에 복수의 도상셀층(14)을 한정하는 그루브(12)를 형성시키고, 상기 그루브(12)는 그 저부가 기판(10)의 상측표면에 도달할 때까지 p-형 반도체층(50)을 완전히 관통시키도록 형성시킨다. 이러한 실시예에 따른 상기 그루브(12)는 기판(10)의 상부표면도 침식시키도록 깊게 형성시킨 것이다. 상기 기판(10)상에 형성시킨 요부(55)의 깊이는 다음에 형성시킬 절연층(58)의 두께와 대략 대응되어지는 것이다. 이와 같은 구조를 갖는 기판에 몸체 전면에다 예컨대 인을 포함하는 산화막을 적층시키고, 그 산화막을 열처리하여 각 도상층(14)의 주변표면의 전역에 걸쳐 n-층(56)(이것은 후에 셀캐패시터를 구성하는 반도체층(20)으로서의 기능을 하는 것이 된다)을 형성시킨다.
그다음, 제4도에 도시되어진 바와 같이 각 도상층(14)을 덮도록 예컨대 10mm 정도로 얇은 산화막(58)을 형성시키게 되는데, 상기 산화막(58)은 상기 기판(10)위에 형성시킨 요부(55)속에도 형성되게 되어, 상기 기판(10)의 상부표면과 하나의 표면을 이루게 되므로써 셀캐패시터(C)의 용량을 최대한 크게 하게 된다.
그후에 계속해서, 상기한 반도체층의 모든 상부표면에다 비결정실리콘층(60)을 적층시켜 상기 도상층(14)을 완전히 덮도록 한다. 이때 비결정실리콘층(60)의 상부표면을 평탄하게 하므로써 평편함을 유지케 한다. 상기 비결정실리콘층(60)은 계속 에칭처리되도록하여 상반부를 제거시키므로써 제4d도에 도시된 바와 같이 기판(10)상에 매립
제4d도에 도시된 바와 같이 그루브(12)속에 형성시킨 비결정실리콘층(60')에 의해 도상층(14)의 상반부가 노출되어지게 되는데, 노출된 도상층(14)의 상반부에 대해, 예를 들어 보론을 포함하는 산화막을 적층시켜 열 처리하므로써 p-형 반도체층(62)을 형성시키는바, 다시 말하면 노출된 도상층(14)의 상부에 형성되어 있던 n-층(56)은 상기 산화막열처리에 의해 p-층(62)으로 변환되어지고, 이에 따른 p-층(62)는 상기한 셀트랜지스터(Q)의 채널영역(26)이 되어지는 것이다.
제4d도에 의하면 p-반도체층(62)의 하단부(62a)는 비결정실리콘층(60')의 상층표면(60a)에 맞닿아져 있으나, 실제의 제조공정에 있어 상기한 바와 같은 처리만을 단순히 실행한다면 p-층(62)을 형성시킬 때 불순물이 도상층(14)속에서 횡방향으로 확산되어짐에 따라 먼저 형성시킨 n-층(56)의 상단부가 밀려나게 되므로, p-층(62)의 하단부(62a)와 비결정실리콘층(62')의 상부면(62a)을 정확하게 정합시킬 수가 없다. 이를 방지하기 위한 방법으로, n-층(56)의 상단부가 밀려날정도를 예상하여 그에 해당하는 만큼 캐패시터전극층(60')의 두께를 조금 증가시켜 놓고, p-층(62)을 형성시킨 다음
그 다음, 제4d도에 도시된 구조의 모든 뒷부분에다 상기한 도상층(14)에서 노출되어진 상부를 덮도록 예를 들어 20mm 정도로 얇은 산화막을 형성시키고, 그 위에 제2비결정실리콘(66)을 적층시키게 되는데, 상기 제2비결정실리콘(66)은 제1도 내지 제3도에서 설명한 셀트랜지스터(Q)의 게이트전극으로서의 기능을 갖게 되는 것이다. 또한 상기 제2비결정실리콘층(66)은 상기 산화막(64)에 의해 제1비결정실리콘층(60)과 도상층(14)으로부터 전기적으로 분리되어지는 것인데, 이러한 비결정실리콘층(66)의 상부표면은 평탄화되어 있지 않고 도상셀층(실제로는 다수임)(14)의 형상에 따라 제4e도에 도시되어진 것처럼 요철형상으로 형성되어진 것이다.
도상셀층(실제로는 다수임)(14)의 상반부를 덮도록 형성시킨 제2비결정실리콘층(66)은 이방성에칭(예컨대 reactive ion etching 또는 RIE)기술을 이용하여 에칭시키고, 이에 의해 각 그루브(12)속에서 각 도상층(14)의 수직측벽에 붙어있던 비결정실리콘층의 구성성분(66')만을 선택적으로 남기고 다른 부분은 모두 제거시킨다. 이때 각 그루브(12)내에 형성되어진 캐패시터 전극층(60)의 상부표면에 형성되어 있는 산화막(64)의 중앙부분도 함께 에칭시켜 제거하므로써 캐패시터전극층(60)이 노출되어지도록 개구부(68)를 형성시킨다. 상기 이방성에칭에 있어 각 도상층의 상부표면에 적층시킨 산화막(64)의 일부도 제4f도에 도시된 바와 같이 각 도상층(14)의 상부표면이 노출되도록 제거시킨다.
게이트전극층(28)에 해당하는 에칭된 비결정실리콘층(66')은 마스크공정을 일체 포함시키지 않고 자동적으로 형성시킬 수가 있음에 주의할 필요가 있는 것으로 상기 에칭된 비결정실리콘층(66')은 일열의 셀어레이(제1도에서 종방향으로 평행하게 되어 있는 셀어레이)의 도상층(14)을 공통으로 둘러싸서 인접해 있는 셀어레이(제1도에서 횡방향으로 나란히 형성되어 있는 셀어레이)의 도상층(14)을 서로 분리시키는 것이다. 각 열의 셀어레이에 있는 도상층(14)을 공통으로 둘러싸도록 에칭된 비결정실리콘층(즉 제1도의 게이트전극층(28))은 셀매트릭스내의 워드라인을 구성하도록 되어진 것이다.
이와 같이 RIE 공정에 의해 노출되어진 각 도상층(14)의 상부표면영역속에다; 예를 들어 비소등과 같은 n형불순물을 공지의 이온주입법을 사용하여 주입시켜, n+형 반도체층(70)을 형성시킨다. 상기 n+형 반도체층(70)은 제4e도에 도시된 바와 같이 도상층(14)의 상면을 완전히 덮도록 형성시키는데, 이는 상기한 셀트랜지스터(Q)의 드레인층(32)으로서의 기능을 갖는 것이다.
제4f도에 도시된 구조의 모든 윗면에다 CVD법에 의한 산화막(34)을 적층시키고, 상기 산화막가운데 각 도상층(14)의 상부표면중앙부분을 에칭시켜 제거하므로써 접촉구멍(36)을 형성시키며, 이러한 접촉구멍(36)을 통해 트랜지스터 드레인층(70)은 각각 노출 되어지게 된다. 다음에 CVD 산화막(34)에 형성되어진 접촉구멍(36)을 중첩시키는 한편 제1도에 도시되어 있는 바와 같이 평행하게 뻗어있는 복수의 알루미늄 비트선(16)을 CVD 산화막(34)위에 형성시킨다. 이와 같이 하므로써 본 발명의 실시예에 따른 DRAM이 완성되어지는 것이다.
제4h도는 제4e도의 공정에서 DRAM의 다른 부분에(즉 워드라인(19)이 직접 연
이와 같은 본 발명의 제조방법에 의하면 특수한 제조기술을 일체 사용하지 않으면서 대용량의 DRAM을 용이하게 제조할 수가 있고, 특히 도상셀층(14)의 측벽면을 둘러싸게 되는 게이트전극층(28)을 형성시키는 경우 특수한 형상의 마스크를 전혀 사용하지 않으므로 게이트전극층(28)을 정확하고 쉽게 제작할 수가 있게 되는 것이다.
제5도에 도시된 본 발명의 제2실시예에 따른 DRAM을 제5도 내지 제7도에 의거 상세히 설명하면 다음과 같다.
상기한 제1실시예에 의하면 각 도상층(14)에 1개의 메모리셀이 형성되어 있지만, 다음에 설명하는 제2실시예에 의하면 각 도상층(14)에 2개의 메모리셀을 형성시켜 메모리의 집적도 또한 개설시킬 수 있도록 되어진 것이다.
이러한 메모리셀이 평면적으로 배열되어진 모습은 제5도에 도시되어진 바와 같은 것이고, 또한 제5도에 있어 상기한 제1실시예와 동일한 부분에는 동일 번호가 부가되므로써 중복되는 설명을 생략하였다.
제5도에 있어 기판(10)의 상측에 대한 도상층(14)의 평면분포를 상기한 제1실시예와 기본적으로 동일한 것이나, 다만 셀어레이의 각 행(제5도에서 종방향으로 배열되어 있는 셀들)에 대하여 두개의 분리되어진 게이트전극층(80)(82)이 형성되어 있다는 점에 주의해야 한다. 상기 셀어레이의 각 행에 있어 2개의 게이트전극층(80)(82)은 그 사이에 매립시킨 게이트산화막(84)에 의해 전기적으로 분리시킨 것인데, 상기 게이트산화막(84)은 동일한 행의 셀어레이를 그의 연장방향에 첨가시켜 게이트전극층을 2분할/종분할시키도록 형성시킨 것으로, 이에 대해서 제5도에 명료하게 도시되어 있다(다만 제5도에 있어, 비트라인(16)의 하측에 겹쳐지는 게이트산화막(84)에 대해서는 굵은 점선으로 도시하였다). 특히 각 도상셀층(14)의 양쪽 측면쪽으로 게이트산화막(84)에 의해 서로 절연시킨 2개의 게이트전극(80)(82)을 각각 대향되어지도록 형성시켰다(제6도).
제6도는 제5도에 도시된 DRAM의 VI-VI선 단면도를 나타낸 것으로, 분리되어진 도상셀층(14)을 규정하는 그루브(12)의 저부에는 상기한 제1실시예에서와 같이 모든 메모리셀 캐패시터(C1)(C2)...에 공통인 캐패시터전극층(22)이 매립되어 있으나, 이러한 제2실시예가 상기한 제1실시예와 다른점은 상기 공통캐패시터전극층(22)에 대향하도록
반루우프형으로 형성시킨 n-형 반도체층(86)(88)은 각 도상셀층(14)의 측벽면에서 하반부에 해당하는 영역에 형성시킨 것으로, 이에 의해 1개의 도상셀층(14)에 2개의 셀캐패시터(C1)(C2)가 구성되어지게 되는 것이다.
한편 p-형 반도체층(90)은 각 도상셀층(14)에서 상반부의 측별면영역을 둘러싸도록 형성시킨 것으로, 이는 상기한 반루우프형으로 된 n-형 반도체층(86)(88)의 틈에 해당하는 도상셀층(14)의 측벽부분에 까지도 형성시킨 것이다. 따라서, 상기 p-형 반도체층(90)은 반루우프형으로 된 n-형 반도체층(86)(88)과 전기적으로 접합되어, 이는 1개의 도상셀층(14)의 측벽면영역에 형성시킨 2개의 셀트랜지스터(Q1)(Q2)의 공통채널영역으로서 동작을 하게 되는 것이다. 상기 채널층(90) 가운데 상기 캐패시터층(86)(88)의 상측에 위치하고 있는 부분에서의 높이는 게이트전극층(80)(82)의 높이와 실질적으로 같은 정도로 설정한 것이고, 각 도상셀층(14)가운데 상면영역의 모든 영역에 제1실시예에서와 같이 1개의 드레인층(32)을 형성시킨 것이다. 즉 상기 드레인층(32)은 그의 도상층(14)의 양쪽 측면에 형성시킨 2개의 셀트랜지스터(Q1)(Q2)의 공통게이트전극으로서의 기능을 수행하도록 된 것이다.
다시 제5도에 도시된 바와같이 셀어레이의 각 행에 대하여 1쌍의 게이트전극층(80)(82)의 종단부는 각각 접촉구멍을 통하여 별개의 워드라인(96)(98)에 각각 접속시킨 것이고, 그밖의 구조는 제1실시예와 동일한 것이다.
이와 같이 구성된 본 발명의 제2실시예에 의하면, 이는 제1실시예에 비해 동일면
또한 본 발명에 따른 제2실시예에 의거 DRAM을 제조하는 경우, 제1실시예에의 제조방법중에 제4b도에 도시된 공정에서 기판(10)상에 다수의 도상셀층(14)을 형성시킨 다음에 게이트산화막(84)을 형성시키면 좋으므로 전체적인 제조공정을 크게 증가시킬 필요없이 비교적 간단하게 상기 제2실시예에 의거 DRAM을 제조할 수 있다.
비록 상기한 설명에서는 특정한 실시예에 대해서만 언급되어져 있지만, 본 발명의 요지를 벗어나지 않으면서 여러가지로 변경시킬 수도 있는 것으로, 예컨대 제1실시예에서는 마스크공정을 사용하는 일없이 제2층다결정실리콘막을 측벽에 남기도록 하는 기술에 의해 한쪽 방향으로 연속시킨 게이트전극을 형성시키고 있는데, 이것을 제1도에 있어 종방향으로 인접된 도상셀층의 간격을 횡방향으로 인접된 도상셀층의 간격보다 작게 하므로써 가능하였다.
이에 대해, 각 도상셀층의 간격이 어느 방향으로도 동일하지 않도록 그루브를 일정쪽으로 형성시킨 경우에는 게이트전극을 한방향으로 연속배치시키기 위해 마스크공정을 이용할 필요가 있다. 이러한 공정은 제4e도의 상태를 형성시킬 때 제2층 다결정 실리콘층을 필요한 두께보다 두껍게 연결시키고, 인접된 도상셀층 사이의 게이트전극을 연결시켜 형성하는 부분을 마스크하여 피복시키므로써 소정 두께를 갖는 다결정실리콘층을 에칭시킨 다음, 상기 마스크층을 제거하므로써 상기 실시예와 같은 측벽을 남기는

Claims (11)

  1. 제1도전형으로 반도체기판(10)에다 측면영역과 상면영역을 갖는 도상층(14)을 한정하도록 저면을 갖는 그루브(12)가 형성된 반도체기억장치에 있어서, 상기 기판(10)위에 다수의 캐패시터(C)와 트랜지스터(Q)를 형성시켜 메모리셀을 구성시키되 1개의 도상층(14)을 둘러싸도록 그루브(12)속에 매설시킨 상기 캐패시터(C)는 상기 그루브(12)의 상측에다 절연층(24)을 매개하여 형성시킨 캐패시터전극층(22)을 상기 캐패시터전극층(22)에 대향되도록 상기 그루브(12)의 측면영역에 형성시킨 제2도전형의 제1반도체층(20)(86)(88)으로 구성하고, 상기 트랜지스터(Q)는 상기 그루브(12)속에 있는 캐패시터전극층(22)의 위쪽에다 절연되어지게 형성시킴과 더불어 상기 도상층(14)의 측면영역에 대향되도록 형성시킨 게이트전극층(28)(80)(82)으로 구성시켜 놓은 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 트랜지스터(Q)는 상기 도상층의 상면영역에다 드레인층으로서의 기능을 갖도록 형성시킨 제1도전형의 제2반도체층(32)과 채널영역으로서의 기능을 갖도록 형성시킨 제2도전형의 제3반도체층으로 구성시키는 한편, 상기 제1반도체층(20)(86)(88)과 상기 제1반도체층(32)은 도상층의 측면영역에서 서로 전기적으로 접촉되도록 형성시켜서 된 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서, 상기 제2반도체층(32)은 상기 도상층의 상면영역을 덮도록 형성시킨 것을 특징으로 하는 반도체기억장치.
  4. 제3항에 있어서, 상기 제1반도체층(20)과 상기 게이트전극층(28)은 상기 도상층의 측면둘레를 둘러싸도록 루우프형으로 형성시켜 각 도상층에 대해 1개의 셀트랜지스터와 1개의 셀캐패시터로 구성시킨 것을 특징으로 하는 반도체기억장치.
  5. 제3항에 있어서, 상기 제1반도체층을 상기 도상층의 주위에다 서로 전기적으로 분리되도록 2개의 반고리형의 반도체층(86)(88)으로 분할시키므로써 각 도상층에 대해 2개의 셀캐패시터를 형성시키도록 된 것을 특징으로 하는 반도체기억장치.
  6. 제5항에 있어서, 상기 게이트전극층은 상기 도상층주위의 외측에 서로 전기적으로 절연되도록 2개의 반고리형의 전극층(80)(82)으로 분할시키므로써 각 도상층에 대해 2개의 셀트랜지스터를 형성시키도록 된 것을 특징으로 하는 반도체기억장치.
  7. 제1도전형으로 된 반도체기판(10)위에다 저면을 갖는 그루브(12)에 의해 한정되어짐과 더불어 측면영역과 상면영역을 갖는 복수의 도상층을 형성시키도록 된 반도체기억장치의 제조방법에 있어서, 상기 그루브(12)에는 그의 저면위에다 절연되게끔 캐패시터전극층(22)을 형성시킴과 더불어 상기 그루브(12)의 측면영역에는 캐패시터전극층(22)에 대향되도록 제2도전형의 반도체캐패시터층(20)(86)(88)을 형성시켜 캐패시터(C)를 형성시키고, 또한 상기 그루브(12)속에는 상기 캐패시터전극층(22)과는 그 위쪽에서 절연되어짐과 더불어 상기 도상층(14)의 측면영역에 대향되도록 게이트전극층(28)(80)(82)을 형성시켜 트랜지스터(Q)을 형성시키는 과정을 포함하도록 된 것을
  8. 제7항에 있어서, 상기 캐패시터(C)는 상기 도상층의 표면에 제2도전형의 불순물을 도입시켜 상기 반도체 캐패시터층(20)(86)(88)에 대향되면서 상기 도상층의 표면에서 적어도 그의 측면영역을 덮도록 되는 제2도전형의 제1반도체층(56)을 형성시키고, 상기 도상층을 둘러싸는 상기 그루브(12)속에다 상기 도상층의 측면중 상반부는 노출시킴과 더불어 하반부는 둘러싸면서 상기 캐패시터전극층(22)에 대향되어지도록 제1도전층(66)을 형성시켜서 되어지는 것을 특징으로 하는 반도체기억장치의 제조방법.
  9. 제8항에 있어서, 상기 트랜지스터(Q)는 상기 도상층의 노출된 상반부에다 제1도전형의 불순물을 도입시키므로써 상기 도상층의 노출표면에 상기 트랜지스터(Q)의 채널영역으로 동작하는 제1도전형의 제2반도체층(62)을 형성시키고, 상기 그루브(12)속에 상기 도상층가운데 노출되어진 상반부의 측면영역만을 둘러싸도록 제2도전층(66')을 형성시켜 상기 도상층 상면영역을 노출시키며, 상기 도상층가운데 노출되어진 상면영역에 제2도전형의 불순물을 도입시켜 상기 트랜지스터(Q)의 드레인층으로 동작되는 제3반도체층(70)을 형성시켜서 되는 것을 특징으로 하는 반도체기억장치의 제조방법.
  10. 제7항에 있어서, 상기 캐패시터는 상기 도상층의 표면에 제2도전형의 불순물을 주입시켜 상기 도상층의 표면에서 적어도 그의 측면영역을 덮도록 되는 제2전형의 제1반도체층을 형성시키고, 상기 제1반도체층은 상기 도상층의 주위에서 전기적으로 분리1 2
  11. 제10항에 있어서, 상기 트랜지스터는 상기 도상층의 노출된 상반부에다 제1도전형의 불순물을 도입시키므로써 상기 도상층의 노출표면에 제1도전형의 제2반도체층(90)을 형성시키고, 상기 그루브(12)속에다 상기 도상층가운데 노출되어진 상반부의 측면영역을 둘러싸도록 제2전층을 형성시켜 상기 도상층의 상면영역을 노출시킴과 더불어, 상기 제2도전층은 2개의 인접 셀트랜지스터(Q1)(Q2)의 2개의 게이트전극층으로 동작되어지도록 절연층(84)을 매개하여 상기 도상층 주위의 외측에서 2개의 반고리형으로된 반도체층(80)(82)으로 분리시키며, 상기 도상층가운데 노출되어진 상면영역에 제2도 전형의 불순물을 도입시켜 2개의 인접 셀트랜지스터(Q1)(Q2)의 공통드레인층을 동작하는 제3반도체층(70)을 형성시켜서 되는 과정을 포함하도록 된 것을 특징으로 하는 반도체기억장치의 제조방법.
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