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KR20010051702A - Ｄｒａｍ-셀 장치 및 그의 제조 방법 - Google Patents

Ｄｒａｍ-셀 장치 및 그의 제조 방법 Download PDF

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Publication number
KR20010051702A
KR20010051702A KR1020000067714A KR20000067714A KR20010051702A KR 20010051702 A KR20010051702 A KR 20010051702A KR 1020000067714 A KR1020000067714 A KR 1020000067714A KR 20000067714 A KR20000067714 A KR 20000067714A KR 20010051702 A KR20010051702 A KR 20010051702A
Authority
KR
South Korea
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recess
memory cell
transistor
substrate
adjacent
Prior art date
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Withdrawn
Application number
KR1020000067714A
Other languages
English (en)
Inventor
틸 슐뢰서
프란츠 호프만
요제프 뷜러
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20010051702A publication Critical patent/KR20010051702A/ko
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Engineering & Computer Science (AREA)
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Abstract

메모리 셀이 각각 하나의 커패시터와 하나의 트랜지스터를 포함한다. 커패시터의 메모리 노드(SK)가 기판(1)의 제 1 리세스(V1)내에 배치된다. 트랜지스터의 게이트 전극이 제 2 리세스(V2)내에서 제 1 리세스(V1)로부터 이격되어 배치된 제 2 리세스(V2)의 제 1 측면에 배치된다. 트랜지스터의 상부 소스-/드레인- 영역(S/DO)은 메모리 노드(SK)와 제 2 리세스(V2)에 인접한다. 트랜지스터의 하부 소스-/드레인- 영역(S/DU)은 기판(1)내에서 상부 소스-/드레인- 영역(S/DO)보다 깊고, 제 2 리세스(V2)에 인접한다.

Description

ＤＲＡＭ-셀 장치 및 그의 제조 방법{DRAM-CELL ARRANGEMENT AND METHOD FOR PRODUCING THE SAME}
본 발명은 DRAM-셀 장치, 즉 다이내믹 랜덤 액세스 메모리 셀 장치 및 그의 제조 방법에 관한 것이다.
DRAM-셀 장치의 메모리 셀로서 현재 거의 전적으로 하나의 트랜지스터와 하나의 커패시터를 포함하는 소위 단일-트랜지스터-메모리 셀만이 사용되고 있다. 메모리 셀의 정보는 전하의 형태로 커패시터에 저장된다. 커패시터는 트랜지스터에 연결됨으로써, 워드 라인에 의한 상기 트랜지스터의 제어시 비트 라인에 의해 커패시터의 전하가 판독될 수 있다.
상기 DRAM-셀 장치는 예컨대 EP 0 852 396 A2에 공지되어있다. 커패시터의 메모리 노드가 기판의 리세스의 하부 영역내에 배치된다. 상기 메모리 노드 위에는 게이트 유전체에 의해 절연된, 리세스 내 수직 트랜지스터의 게이트 전극이 배치된다. 상기 메모리 노드는 커패시터 유전체에 의해 기판(1)으로부터 게이트 전극 영역내 리세스까지 분리된다. 상기 메모리 노드가 기판에 직접 인접하는 영역내에 트랜지스터의 하부 소스-/드레인-영역이 배치된다. 상기 트랜지스터의 하부 소스-/드레인-영역 위에는 트랜지스터의 상부 소스-/드레인-영역이 배치되며, 기판 표면과 리세스에 인접한다. 상기 상부 소스-/드레인-영역은 비트 라인에 연결된다.
본 발명의 목적은 각각 하나의 트랜지스터와 커패시터를 포함하는 메모리 셀로 이루어진 또 다른 DRAM-셀 장치 및 상기 장치의 제조 방법을 제공하는 것이다.
도 1은 도핑된 층, 제 1 리세스, 커패시터 유전체 및 커패시터의 메모리 노드가 형성된 후의 기판의 횡단면;
도 2a는 절연 트렌치 및 절연 물질이 형성된 후의 도 1의 횡단면;
도 2b는 제 1 리세스 및 절연 물질이 도시된 기판의 평면도;
도 3a는 제 2 리세스, 보조 스페이서, 트랜지스터의 상·하부 소스-/드레인-영역이 형성된 후의 도 2의 횡단면;
도 3b는 제 1 리세스, 제 2 리세스 및 절연 물질이 도시된 도 2b의 평면도;
도 4a는 게이트 유전체, 워드 라인, 보호층, 스페이서, 중간 산화물, 비트 라인 콘택 및 비트 라인이 형성된 후의 도 3의 횡단면;
도 4b는 워드 라인, 비트 라인, 제 1 리세스, 제 2 리세스 및 비트 라인 콘택이 도시된 도 3b의 평면도이다.
상기 도면들은 정확한 척도로 도시되어있지 않다.
도면의 주요 부호 설명
1 : 기판 KD : 커패시터 유전체
V1 : 제 1 리세스 S/DO : 상부 소스-/드레인-영역
V2 : 제 2 리세스 S/DU : 하부 소스-/드레인-영역
SK : 메모리 노드 I : 절연 물질
K : 비트 라인 콘택 IG : 절연 트렌치
GD : 게이트 유전체 W : 워드 라인
M : 마스크 B : 비트 라인
상기 목적은 각각 하나의 트랜지스터와 커패시터를 포함하는 메모리 셀로 이루어진 DRAM-셀 장치에 의해 달성된다. 상기 트랜지스터는 수직 트랜지스터로서 형성된다. 상기 커패시터의 메모리 노드가 기판의 제 1 리세스내에 배치된다. 커패시터 유전체가 제 1 리세스 내 및 메모리 노드와 기판 사이에 배치된다. 상기 메모리 노드는 적어도 제 1 리세스 측면의 콘택 영역내에서만 기판에 인접한다. 상기 제 1 리세스로부터 이격 배치된 제 2 리세스가 제공된다. 트랜지스터의 게이트 전극이 제 2 리세스내에서 적어도 상기 제 2 리세스의 측면에 배치되고, 적어도 제 1 측면에 인접하는 게이트 유전체에 의해 기판으로부터 분리된다. 트랜지스터의 상부 소스-/드레인-영역이 기판내에서 제 2 리세스에, 그리고 제 1 리세스 측면의 콘택 영역에서는 메모리 노드에 인접하도록 배치된다. 하부 소스-/드레인-영역은 기판내에서 상부 소스-/드레인-영역보다 더 깊게 배치된다. 상기 하부 소스-/드레인-영역은 제 2 리세스에 인접한다.
또한 상기 목적은 각각 하나의 커패시터 및 하나의 트랜지스터를 포함하는 메모리 셀이 형성되는 DRAM-셀 장치의 제조 방법을 통해 달성된다. 트랜지스터는 수직 트랜지스터로서 형성된다. 커패시터에 대해 기판 내에 제 1 리세스가 형성된다. 상기 제 1 리세스는 커패시터 유전체와 함께 제공된다. 커패시터의 메모리 노드가 제 1 리세스내에 형성된다. 상기 메모리 노드는 제 1 리세스 측면의 적어도 콘택 영역내에서만 기판에 인접하도록 형성된다. 상기 제 1 리세스로부터 이격 배치되는 제 2 리세스가 형성된다. 트랜지스터의 게이트 전극이 제 2 리세스내에서 적어도 제 2 리세스의 제 1 측면에 형성되고, 적어도 상기 제 1 측면에 인접하도록 형성된 게이트 유전체에 의해 기판으로부터 분리된다. 트랜지스터의 상부 소스-/드레인-영역이 제 2 리세스에, 그리고 제 1 리세스 측면의 콘택 영역내에서는 메모리 노드에 인접하도록 형성된다. 트랜지스터의 하부 소스-/드레인-영역이 기판내에서 상부 소스-/드레인-영역보다 깊게 배치되도록, 그리고 제 2 리세스에 인접하도록 형성된다.
또한 메모리 노드가 상부 소스-/드레인 영역에 직접 접하는, 제 1 리세스 측면의 콘택 영역이 트랜지스터의 하부 소스-/드레인 영역보다 높게 위치한다.
커패시터(메모리 노드) 및 트랜지스터(게이트 전극)를 위해 서로 상이한 리세스가 제공되기 때문에 제 1 리세스의 형성을 위한 프로세스 단계에 의해 손상되지 않은 채로 유지된다. 이는 트랜지스터의 게이트 유전체가 형성되는 면의 질이 일반적으로 트랜지스터의 전기적 특성에 큰 영향을 미친다는 점에서 바람직하다. 상기 면은 바람직하게는 트랜지스터가 더 나은 전기적 특성을 갖도록 매우 면밀하게 제조된다.
또한 2 개의 상이한 리세스의 제공은 게이트 유전체가 형성되는 면의 구조가 커패시터 유전체가 형성되는 면의 구조와 독립적일 수 있다는 장점을 갖는다. 게이트 유전체가 형성되는 면은 바람직하게는 평면으로 제조됨에 따라 게이트 유전체가 균일하게 성장할 수 있도록 기판의 결정 격자와 관련하여 정해진 방향 설정을 갖게된다. 그와 반대로 커패시터 유전체가 형성되는 면은 상기 커패시터 유전체가 계자 외형(field distortion)으로 인해 누설 전류가 발생할 수 있는 에지를 갖지 않도록 만곡된다. 그 결과 트랜지스터뿐만 아니라 커패시터도 매우 좋은 전기적 특성을 가질 수 있다.
제 2 리세스의 제 1 측면이 바람직하게는 평면이다. 제 1 측면의 수평 횡단면은 바람직하게는 원형 또는 타원형이다.
커패시터의 용량을 증가시키기 위해서는 제 1 리세스가 제 2 리세스보다 깊은 것이 바람직하다.
게이트 전극이 워드 라인에 연결된다.
제 1 리세스에 인접하는 기판의 부분이 커패시터의 커패시터 전극으로서 작용한다.
예컨대 트랜지스터의 하부 소스-/드레인-영역이 워드 라인에 대해 횡으로 연장되는 비트 라인에 연결된다. 대안으로는 커패시터 전극이 비트 라인에 연결된다.
게이트 전극을 통해 트랜지스터를 더 원활하게 제어하기 위해서는 상기 하부 소스-/드레인-영역이 제 2 리세스 측면에 적어도 부분적으로 인접하는 것이 바람직하다.
제 2 리세스의 제 1 측면이 제 1 리세스의 맞은편을 향할 수 있다. 이러한 경우 제 1 측면은 제 2 리세스의 나머지 측면과 비교해볼때 제 1 리세스에 대해 최대 간격을 갖는다. 예컨대 상부 소스-/드레인-영역이 제 2 리세스를 둘러쌈에 따라 상기 상부 소스-/드레인-영역은 제 1 리세스뿐만 아니라 제 2 리세스의 제 1 측면에도 인접할 수 있다.
DRAM-셀 장치의 기억 밀도의 증가를 위해 바람직하게는 제 2 리세스의 제 1 측면이 제 1 리세스를 향하고, 제 1 리세스의 측면이 제 2 리세스를 향한다. 이 경우 트랜지스터의 제어시 전류를 흐르게 하는, 트랜지스터의 채널 영역이 제 1 리세스와 제 2 리세스 사이에 배치된다. 또한 기억 밀도의 증가를 위해 바람직하게는 상부 소스-/드레인-영역도 제 1 리세스와 제 2 리세스 사이에 배치된다.
프로세스를 간소화하기 위해 상부 소스-/드레인-영역이 바람직하게는 제 1 리세스 및 제 2 리세스가 시작되는 기판의 표면에 인접한다. 이 경우 주입 또는 인시튜 도핑된 에피택시에 의해 상부 소스-/드레인-영역이 형성될 수 있다. 주입은 제 1 리세스 및/또는 제 2 리세스가 형성되기 이전 또는 형성된 후에 실행될 수 있다.
대안으로는 상기 상부 소스-/드레인-영역이 기판 표면 하부에 배치된다.
하부 소스-/드레인-영역의 적어도 일부가 제 2 리세스 하부에 배치되고 제 2 리세스의 바닥에 인접할 수 있다. 프로세스를 간소화하기 위해 바람직하게는 하부 소스-/드레인-영역의 대부분이 제 2 리세스 하부에 배치되고 제 2 리세스의 바닥에 인접한다. 이 경우 제 2 리세스가 형성된 후 하부 소스-/드레인-영역이 주입에 의해 자기 정렬 방식으로 제 2 리세스의 바닥에 형성될 수 있다. 상부 및 하부 소스-/드레인-영역은 제 2 리세스가 형성된 후 주입에 의해 동시에 형성될 수 있다. 대안으로는 하부 소스-/드레인-영역이 기판내 매립된 도핑층으로부터 형성된다.
하부 소스-/드레인 영역은 기판내 매립된 비트 라인의 일부일 수 있다.
바람직하게는 제 2 리세스내에 제 2 리세스의 바닥에 있는 하부 소스-/드레인-영역까지 이르며, 트랜지스터의 게이트 유전체에 의해 절연되는 비트 라인 콘택이 배치된다. 상기 비트 라인 콘택은 그 위에 배치된 비트 라인에 연결된다.
기억 밀도의 증가를 위해 메모리 노드가 바람직하게는 제 1 리세스 측면의 콘택 영역내에서만 기판에 인접한다. 이 경우 상기 메모리 노드가 제 1 리세스의 또 다른 측면 영역내에서는 기판에 직접 접하지 않기 때문에, 인접한 메모리 노드로부터 메모리 셀까지의 간격이 좁으면서도 그 사이에 누설 전류가 발생하지 않을 수 있다.
본 발명의 범위내에서 각각의 메모리 셀이 고유의 제 1 리세스 및 제 2 리세스를 포함한다.
기억 밀도의 증가를 위해 바람직하게는 각각 2 개의 셀이 하나의 제 2 리세스로 나뉜다. 상기 DRAM-셀 장치는 다음과 같이 형성될 수 있다.
제 2 리세스가 제 1 메모리 셀 및 제 2 메모리 셀에 할당된다. 제 1 메모리 셀의 트랜지스터의 게이트 전극이 제 2 리세스의 제 1 측면에 인접한다. 제 2 메모리 셀의 트랜지스터의 게이트 전극이 제 2 리세스의 제 1 측면의 맞은편에 놓인 제 2 리세스의 제 2 측면에 배치되고, 적어도 제 2 리세스의 제 2 측면에 인접하는 게이트 유전체에 의해 기판으로부터 분리된다. 제 2 메모리 셀의 트랜지스터의 게이트 전극이 제 1 메모리 셀의 트랜지스터의 게이트 전극으로부터 분리된다. 제 2 리세스가 제 1 메모리 셀의 제 1 리세스와 제 2 메모리 셀의 제 1 리세스 사이에 배치된다. 제 1 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역은 제 2 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역과 일치한다.
상기 DRAM-셀 장치의 경우 비트 라인 콘택이 제 1 메모리 셀의 트랜지스터의 게이트 전극과 제 2 메모리 셀의 트랜지스터의 게이트 전극 사이에 배치되고, 제 1 메모리 셀의 트랜지스터의 게이트 전극 및 제 2 메모리 셀의 트랜지스터의 게이트 전극으로부터 절연된다.
제 1 메모리 셀 내지는 제 2 메모리 셀과 그에 인접한 메모리 셀 사이의 누설 전류를 막기 위해서는 절연 물질로 채워진 절연 트렌치가 제공되는 것이 바람직하며, 상기 절연 트렌치는 제 2 리세스, 관련 측면의 콘택 영역을 포함하는 제 1 메모리 셀의 제 1 리세스의 적어도 일부 및 관련 측면의 콘택 영역을 포함하는 제 2 메모리 셀의 제 1 리세스의 적어도 일부를 측면으로 둘러싼다.
프로세스의 간소화를 위해 제 2 리세스가 바람직하게는 절연 트렌치의 일부에 및 절연 트렌치의 그 맞은편 일부에 인접한다. 이 경우 DRAM-셀 장치는 다음과 같이 형성될 수 있다.
기판의 한 영역을 측면으로 둘러싸는, 절연 물질로 채워진 절연 트렌치가 형성된다. 제 2 리세스의 형성을 위해 기판 영역을 횡단하는 스트립을 덮지 않는 마스크를 사용하여 기판이 절연 물질에 대해 선택적으로 비등방성 에칭된다. 제 2 리세스는 2 개의 단부에 의해 자기 정렬 방식으로 상기 절연 트렌치에 인접하며 기판 영역을 이등분한다. 이등분된 상기 두 부분은 제 2 리세스 및 절연 물질에 의해 서로로부터 분리되기 때문에, 제 1 메모리 셀 및 제 2 메모리 셀의 트랜지스터의 상부 소스-/드레인-영역이 자기 정렬 방식으로 서로 분리되어 형성된다. 서로 분리된 상부 소스-/드레인-영역의 형성을 위해서는 마스킹되지 않은 주입으로 충분하다.
누설 전류를 감소시키기 위해 절연 트렌치가 바람직하게는 기판내에서 제 1 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역보다 더 깊은 곳까지 이른다.
절연 트렌치는 메모리 노드의 절연 트렌치에 따라 제 1 리세스 측면의 콘택 영역내에서만 기판에 인접하도록 형성될 수 있다. 이를 위해 절연 트렌치가 형성되기 전에 제 1 리세스가 먼저 형성된다. 커패시터 유전체가 기판의 표면 아래로 제 1 깊이까지 제 1 리세스의 바닥 및 에지를 덮도록 형성된다. 상기 커패시터 유전체가 형성된 후, 메모리 노드가 적어도 기판 표면까지 제 1 리세스를 채우도록 형성된다. 이어서 상기 절연 트렌치가 메모리 노드내에서 제 1 깊이보다 깊은 곳까지 이르도록, 그리고 상기 메모리 노드가 제 1 리세스의 측면의 콘택 영역내에서만 기판에 인접하여 제 1 리세스에 중첩되도록 형성된다.
대안으로는 상기 메모리 노드가 제 1 리세스의 다른 측면의 영역에서도 기판에 인접한다. 이 경우 DRAM-셀 장치는 다음과 같이 형성될 수 있다.
제 1 메모리 셀 및 제 2 메모리 셀이 한 쌍을 구성한다. 상기 쌍과 유사하게 형성된 소수의 쌍들이 제공된다. 상기 쌍들이 열을 이룬다. 상기 열들을 따라 각각 하나의 비트 라인이 연장한다. 상기 쌍들은 일렬을 이루는 여러 쌍의 제 1 리세스 및 제 2 리세스가 상기 열을 따라 서로 인접 배치되도록 배치된다. 상기 열들에 대해 횡으로 워드 라인이 연장된다. 상기 워드 라인 중 서로 인접하는 워드 라인이 서로 동일한 간격을 두고 배치된다. 워드 라인들 및 쌍들은 상기 워드 라인이 각각 교대로 제 1 리세스를 덮은 다음 제 2 리세스에 중첩되도록 배치된다. 메모리 셀의 트랜지스터의 게이트 전극들이 상기 워드 라인의 일부이다.
본 발명의 실시예가 도면에 따라 하기에 자세히 설명된다.
실시예에는 출발 물질로서 단결정 실리콘으로 이루어진 기판(1)이 제공되어있으며, 상기 기판(1)은 그 표면에 인접하는 p-도핑 층(P)을 포함한다. 상기 도핑층(P)은 약 2*1017cm-3의 도펀트 농도를 갖는다. 일반 기판(1)은 n-도핑되고 약 1019cm-3의 도펀트 농도를 갖는다.
질화 규소(도시되지 않음) 마스크를 사용한 에칭에 의해 기판(1)내에 약 6㎛ 깊이의 제 1 리세스(V1)가 형성된다(도 1 참조). 상기 제 1 리세스(V1)는 직경이 약 150 nm인 원형의 수평 횡단면을 갖는다. 제 1 리세스(V1)는 Y-축(Y)을 따라 연장되는 갭(간극)을 형성한다. Y-축(Y)은 기판(1)의 표면에 위치한다. 열을 따라 서로 인접한 제 1 리세스(V1) 사이의 간격은 약 450 nm이다. 서로에 대해 인접 배치된 간극들은 서로 교대로 변위되었다가 다시 변위되지 않게 배치됨으로써, 제 1 리세스(V1)가 X축(X)에 대해 평행하게 연장되는 행들을 형성한다. 상기 X-층(X)은 Y-축(Y)에 대해 수직으로 연장되며 기판(1)의 표면내에 위치한다. 한 행에서 서로 인접 배치된 제 1 리세스들(V1)은 약 150 nm의 간격 및 약 750 nm의 간격을 서로 교대로 갖는다(도 4b 참조).
질화 규소가 약 5 nm 두께로 증착됨으로써 커패시터 유전체(KD)의 제 1 부분이 형성되며, 상기 부분은 제 1 리세스(V1)의 바닥과 측면을 덮는다. 이어서 인시튜 도핑된 폴리실리콘이 약 100 nm의 두께로 증착되고 질화 규소에 대해 선택적으로 약 1000 nm 더 에칭 백(etching back)된다. 질화 규소 마스크가 기판(1)을 보호한다.
이어서 상기 커패시터 유전체(KD)의 제 1 부분중 노출되는 부분이 예컨대 고온의 인산에 의해 제거된다.
커패시터 유전체(KD)의 제 2 부분을 형성시키기 위해 SiO2가 약 50 nm의 두께로 증착되어 폴리실리콘이 노출될 때까지 에칭 백된다. 이어서 인시튜 도핑된 폴리실리콘이 약 100 nm의 두께로 증착되어 기판(1)의 표면 아래로 제 1 깊이(T1)까지 에칭 백된다.
상기 커패시터 유전체(KD)의 제 1 부분 중 노출된 부분이 예컨대 NF3에 의해 제거된다.
이어서 인시튜 도핑된 추가 폴리실리콘이 약 100 nm의 두께로 증착되어 상기 질화 규소 마스크가 노출될 때까지 화학 기계적 폴리싱에 의해 평탄화된다(도 1 참조). 제1 리세스(V1) 내 폴리실리콘은 커패시터의 메모리 노드(SK)를 형성한다.
마스킹 에칭을 통해 약 600 nm 깊이의 절연 트렌치(IG)가 형성되며, 상기 절연 트렌치(IG)는 제 1 리세스(V1)에 중첩되어 메모리 노드(SK) 내로 이른다(도 2a 참조).
상기 절연 트렌치(IG)는 하나의 행을 따라 서로 인접하며 서로 약 750 nm의 간격을 갖는 제 1 리세스(V1) 중 각각 2 개 부분을 둘러싼다. 절연 트렌치(IG)들은 서로 연결되어있다. 상기 절연 트렌치(IG)에 따라 메모리 노드(SK)가 관련 제 1 리세스(V1)의 한 측면의 콘택 영역내에서만 기판(1)에 인접한다(도 2a 참조).
절연 물질(I)의 형성을 위해 SiO2가 약 150 nm의 두께로 증착되어 질화 규소 마스크가 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다. 상기 절연 물질(I)은 절연 트렌치(IG) 내에 배치된다(도 2a 및 2b 참조).
Y-축에 대해 평행하게 연장되고 서로 약 300 nm의 간격을 두고 배치되며 약 300 nm 폭의 스트립을 가지는, 스트립형 제 1 포토 레지스트 마스크(M)에 의해 기판(1)이 상기 절연 물질(I)에 대해 선택적으로 에칭됨에 따라, 하나의 행을 따라 서로 인접하며 서로 약 750 nm의 간격을 두고 배치되는 각각 2 개의 제 1 리세스(V1) 사이에 약 300 nm 깊이의 제 2 리세스(V2)가 형성된다. 상기 리세스(V2)는 절연 트렌치(IG)에 의해 측면이 둘러싸이는 영역을 동일한 크기의 두 부분으로 나눈다(도 3a 및 3b 참조).
제 1 마스크(M)가 제거된다.
보조 스페이서(HS)의 형성을 위해 질화 규소가 약 50 nm의 두께로 증착되어 기판(1)의 표면이 노출될 때까지 에칭 백된다.
이어서 n-도핑된 이온에 의한 주입이 실행됨에 따라 제 2 리세스(V2)와 제 1 리세스(V1) 사이에 트랜지스터의 상부 소스-/드레인-영역(S/DO)이 형성되고, 제 2 리세스(V2)의 바닥에는 트랜지스터의 하부 소스-/드레인-영역(S/DU)이 형성된다(도 3a 참조). 이 때 상기 보조 스페이서가 제 2 리세스(V2)의 측면을 주입으로부터 보호한다. 상부 및 하부 소스-/드레인-영역(S/DO, S/DU)의 두께는 약 50 nm 이며, 도펀트 농도는 약 1019cm-3이다.
예컨대 H3PO4에 의해 보조 스페이서(HS)가 제거된다.
열적 산화물에 의해 약 6 nm 두께의 게이트 유전체가 형성되고, 상기 게이트 유전체는 제 2 리세스(V2)의 바닥과 측면 및 상부 소스-/드레인-영역(S/DO)를 덮는다(도 4a 참조).
이어서 폴리실리콘이 약 50 nm의 두께로 증착되고 화학적-기계적 폴리싱에 의해 평탄화된다. 그 위로 약 100 nm 두께로 WSi가 증착된 다음, 다시 그 위로 약 100 nm 두께의 질화 규소 보호층(SS)이 증착된다. Y-축에 대해 평행하게 연장되고 폭이 약 150 nm인 스트립을 가지며, 제 1 리세스(V1)를 덮고 서로 약 150 nm의 간격을 두고 배치되는, 스트립형 제 2 포토 레지스트 마스크(M)에 의해 제 2 리세스(V1)의 바닥에 게이트 유전체(GD)의 부분이 노출될 때까지 폴리실리콘, WSi 및 보호층(SS)이 에칭된다(도 4a 참조).
제 2 마스크가 제거된다.
폴리실리콘 및 WSi로부터 보호층(SS)으로 덮인 워드 라인(W)이 나타나고, 상기 워드 라인(W)은 제 2 리세스(V2)의 측면 영역에서 게이트 유전체로서 작용한다.
스페이서(SP)의 형성을 위해 질화 규소가 약 40 nm의 두께로 증착되고 제 2 리세스(V2)의 바닥에 게이트 유전체(GD)가 노출될 때까지 에칭 백된다(도 4a 참조). 워드 라인(W)이 보호층(SS) 및 스페이서(SP)에 의해 인케이싱(encasing)된다.
약 800 nm 두께의 중간 산화물(Z)의 형성을 위해 SiO2가 약 1500 nm 두께로 증착되고 화학적-기계적 폴리싱에 의해 평탄화된다. 마스킹된 에칭에 의해 제 2 리세스(V2)의 바닥쪽으로 콘택 홀이 개방되고, SiO2는 질화 규소에 대해 선택적으로 에칭된다. 이 때 하부 소스-/드레인-영역(S/DU)이 노출된다(도 4a 참조).
Ti/TiN/W의 증착 및 중간 산화물(Z)이 노출될 때까지 실행되는 화학적-기계적 폴리싱에 의해 콘택 홀 내에 비트 라인 콘택(K)이 형성된다(도 4a 및 4b 참조).
비트 라인(B)의 형성을 위해 Al이 약 300 nm의 두께로 증착되고, 마스킹 에칭에 의해 비트 라인이 약 150 nm의 폭을 가지고 서로 약 150 nm의 간격을 두고 비트 라인 콘택(K)에 걸쳐서 배치되며 X-축에 대해 평행하게 연장되도록 구조화된다(도 4a 및 4b 참조).
실시예에 공지된 방법을 통해 메모리 셀이 각각 하나의 트랜지스터 및 그에 연결된 하나의 커패시터를 포함하는 DRAM-셀 장치가 형성된다. 각각 2 개의 메모리 셀이 한 쌍을 구성하고 절연 트렌치(IG) 중 하나에 의해 측면이 둘러싸인다. 한 쌍의 메모리의 트랜지스터가 하부 소스-/드레인-영역(S/DU)을 나눈다. 하부 소스-/드레인-영역(S/DU)과 상부 소스-/드레인-영역(S/DO) 사이에 배치된 도핑층(P)의 일부가 트랜지스터의 채널 영역으로서 작용한다.
마찬가지로 본 발명의 범위내에서 다양한 변형예들이 고려될 수 있다. 따라서 공지된 층, 라인, 리세스, 트렌치, 콘택, 구조물 및 마스크의 설계가 각각의 요구 사항에 매칭될 수 있다. 재료의 선택에도 동일하게 적용된다.
본 발명에 의해 각각 하나의 트랜지스터와 커패시터를 포함하는 메모리 셀로 이루어진 또 다른 DRAM-셀 장치 및 상기 장치의 제조 방법을 제공하는 것이 보증된다.

Claims (20)

  1. - 각각 하나의 커패시터 및 하나의 트랜지스터를 포함하는 메모리셀을 포함하며,
    - 상기 트랜지스터가 수직 트랜지스터로서 형성되고,
    - 상기 커패시터의 메모리 노드(SK)가 기판(1)의 제 1 리세스(V1)내에 배치되며,
    - 커패시터 유전체(KD)가 상기 제 1 리세스(V1)내에 상기 메모리 노드(SK)와 기판(1) 사이에 배치되고,
    - 상기 메모리 노드(SK)가 적어도 제 1 리세스(V1)의 측면의 콘택 영역내에서 기판(1)에 인접하는 DRAM-셀 장치에 있어서,
    - 제 1 리세스(V1)로부터 이격되어 배치된, 상기 기판(1)의 제 2 리세스(2)가 제공되고,
    - 트랜지스터의 게이트 전극이 제 2 리세스(V2)내에서 적어도 그의 제 1 측면에 배치되며, 적어도 상기 제 1 측면에 인접하는 게이트 유전체(GD)에 의해 기판(1)으로부터 분리되고,
    - 상기 기판(1)내에 트랜지스터의 상부 소스-/드레인-영역(S/DO)이 제 2 리세스(V2)에, 및 제 1 리세스(V1) 측면의 콘택 영역내에서는 메모리 노드(SK)에 인접하도록 배치되며,
    - 상기 기판(1)내에 트랜지스터의 하부 소스-/드레인-영역(S/DU)이 상기 상부 소스-/드레인-영역(S/DO)보다 더 깊게 배치되고, 제 2 리세스(V2)에 인접하는 것을 특징으로 하는 DRAM-셀 장치.
  2. 제 1항에 있어서,
    - 상기 제 2 리세스(V2)의 제 1 측면이 제 1 리세스(V1)를 향하고,
    - 제 1 리세스(V1)의 측면이 제 2 리세스(V2)를 향하는 것을 특징으로 하는 DRAM-셀 장치.
  3. 제 1항 또는 2항에 있어서,
    - 상기 상부 소스-/드레인-영역(S/DO)은 제 1 리세스(V1) 및 제 2 리세스(V2)가 시작되는 기판(1)의 표면에 인접하는 것을 특징으로 하는 DRAM-셀 장치.
  4. 제 1항 또는 2항에 있어서,
    - 상기 하부 소스-/드레인-영역(S/DU)의 적어도 일부가 제 2 리세스(V2)의 하부에 배치되고, 상기 제 2 리세스(V2)의 바닥에 인접하는 것을 특징으로 하는 DRAM-셀 장치.
  5. 제 1항 또는 2항에 있어서,
    - 상기 메모리 노드(SK)가 제 1 리세스(V1) 측면의 콘택 영역내에서만 기판(1)에 인접하는 것을 특징으로 하는 DRAM-셀 장치.
  6. 제 2항에 있어서,
    - 상기 제 2 리세스(V2)가 제 1 메모리 셀 및 제 2 메모리 셀에 할당되고,
    - 상기 제 1 메모리 셀의 트랜지스터의 게이트 전극이 제 2 리세스(V2)의 제 1 측면에 배치되며,
    - 상기 제 2 메모리 셀의 트랜지스터의 게이트 전극이 제 2 리세스(V2)의 제 1 측면의 맞은편에 놓인 제 2 리세스(V2)의 제 2 측면에 배치되고, 적어도 상기 제 2 리세스(V2)의 제 2 측면에 인접하는 게이트 유전체(GD)에 의해 기판(1)으로부터 분리되며,
    - 제 2 메모리 셀의 트랜지스터의 게이트 전극이 제 1 메모리 셀의 트랜지스터의 게이트 전극으로부터 분리되고,
    - 제 1 메모리 셀의 제 1 리세스(V1)와 제 2 메모리 셀의 제 1 리세스(V1) 사이에 제 2 리세스(V2)가 배치되며,
    - 제 1 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역(S/DU)이 제 2 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역(S/DU)과 일치하는 것을 특징으로 하는 DRAM-셀 장치.
  7. 제 6항에 있어서,
    - 제 1 메모리 셀의 트랜지스터의 게이트 전극 사이 및 제 2 메모리 셀의 트랜지스터의 게이트 전극 사이에 비트 라인 콘택(K)이 배치되고, 상기 비트 라인 콘택(K)이 제 1 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역(S/DU)까지 이르며, 제 1 메모리 셀의 트랜지스터의 게이트 전극 및 제 2 메모리 셀의 트랜지스터의 게이트 전극으로부터 절연되는 것을 특징으로 하는 DRAM-셀 장치.
  8. 제 6항 또는 7항 중 어느 한 항에 있어서,
    - 절연 물질(I)로 채워진 절연 트렌치(IG)가 제공되고, 상기 절연 트렌치(IG)는 제 2 리세스(V2)가 상기 절연 트렌치(IG)의 일부분 및 그의 맞은편 부분에 인접하도록, 제 2 리레스(V2), 제 1 메모리 셀의 제 1 리세스(V1)의 적어도 일부 및 제 2 메모리 셀의 제 1 리세스(V1)의 적어도 일부를 측면으로 둘러싸는 것을 특징으로 하는 DRAM-셀 장치.
  9. 제 8항에 있어서,
    - 상기 절연 트렌치(IG)가 기판(1)내에서 제 1 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역(S/DU)보다 더 깊은 곳까지 이르는 것을 특징으로 하는 DRAM-셀 장치.
  10. 제 8항에 있어서,
    - 제 1 메모리 셀 및 제 2 메모리 셀이 한 쌍을 구성하고,
    - 상기 쌍과 유사하게 형성된 소수의 쌍들을 가지며,
    - 상기 쌍들이 열을 이루고,
    - 상기 열들을 따라 각각 하나의 비트 라인(B)이 연장되며,
    - 일렬을 이루는 여러 쌍의 제 1 리세스(V1) 및 제 2 리세스(V2)가 상기 열을 따라 서로 인접 배치되도록 상기 쌍들이 배치되고,
    - 상기 열들에 대해 횡으로 워드 라인(W)이 연장되며,
    - 상기 워드 라인(W)중 서로 인접하는 워드 라인(W)이 서로 동일한 간격을 두고 배치되고,
    - 상기 워드 라인(W)이 각각 교대로 제 1 리세스(V1)를 덮은 다음 제 2 리세스(V2)에 중첩되며,
    - 메모리 셀의 트랜지스터의 게이트 전극들이 상기 워드 라인(W)의 일부인 것을 특징으로 하는 DRAM-셀 장치.
  11. - 각각 하나의 커패시터 및 하나의 트랜지스터를 포함하는 메모리 셀이 형성되는 단계,
    - 트랜지스터가 수직 트랜지스터로서 형성되는 단계,
    - 상기 커패시터에 대해 기판(1)내에 제 1리세스(V1)가 형성되는 단계,
    - 상기 제 1 리세스(V1)에 커패시터 유전체(KD)가 제공되는 단계,
    - 상기 커패시터의 메모리 노드(SK)가 제 1 리세스(V1)내에 형성되는 단계,
    - 상기 메모리 노드(SK)가 적어도 제 1 리세스(V1)의 측면의 콘택 영역내에서 기판(1)에 인접하도록 형성되는 단계를 포함하는, DRAM-셀 장치의 제조 방법에 있어서,
    - 상기 제 1 리세스(V1)로부터 이격되어 배치되는 제 2 리세스(V2)가 형성되는 단계,
    - 트랜지스터의 게이트 전극이 상기 제 2 리세스(V2)내에서 적어도 그의 제 1 측면에 형성되며, 적어도 제 1 측면에 인접하도록 형성되는 게이트 유전체(GD)에 의해 기판(1)으로부터 분리되는 단계,
    - 상기 트랜지스터의 상부 소스-/드레인-영역(S/DO)이 제 2 리세스(V2)에, 그리고 제 1 리세스(V1)의 측면의 콘택 영역에서는 메모리 노드(SK)에 인접하도록 형성되는 단계, 및
    - 트랜지스터의 하부 소스-/드레인-영역(S/DU)이 기판(1)내에서 상기 상부 소스-/드레인-영역(S/DO)보다 더 깊게 배치되고, 제 2 리세스(V2)에 인접하도록 형성되는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 11항에 있어서,
    - 상기 게이트 전극은 상기 제 2 리세스(V2)의 제 1 측면이 제 1 리세스(V1)를 향하도록 형성되고,
    - 상기 제 1 리세스(V1)의 측면이 제 2 리세스(V2)를 향하는 것을 특징으로 하는 방법.
  13. 제 11항 또는 12항에 있어서,
    상기 상부 소스-/드레인-영역(S/DO)이 제 1 리세스(V1) 및 제 2 리세스(V2)가 시작되는 기판(1)의 표면에 인접하도록 형성되는 것을 특징으로 하는 방법.
  14. 제 11항 또는 12항에 있어서,
    - 상기 제 2 리세스(V2)가 형성된 다음 하부 소스-/드레인-영역(S/DU)의 형성을 위해 주입이 실시됨에 따라 상기 하부 소스-/드레인-영역(S/DU)이 제 2 리세스(V2)의 바닥에 인접하는 것을 특징으로 하는 방법.
  15. 제 11항 또는 12항에 있어서,
    - 제 1 메모리 셀 및 제 2 메모리 셀을 위한 제 2 리세스(V2)가 형성되고,
    - 상기 제 1 메모리 셀의 트랜지스터의 게이트 전극이 제 2 리세스(V2)의 제 1 측면에 배치되도록 형성되며,
    - 상기 제 2 메모리 셀의 트랜지스터의 게이트 전극이 제 2 리세스(V2)의 제 1 측면의 맞은편에 놓인 제 2 리세스(V2)의 제 2 측면에 배치되고, 적어도 상기 제 2 리세스(V2)의 제 2 측면에 인접하도록 형성된 게이트 유전체(GD)에 의해 기판(1)으로부터 분리되도록 형성되며,
    - 상기 제 2 메모리 셀의 트랜지스터의 게이트 전극이 제 1 메모리 셀의 트랜지스터의 게이트 전극으로부터 분리되도록 형성되고,
    - 상기 제 2 리세스(V2)가 제 1 메모리 셀의 제 1 리세스(V1)와 제 2 메모리 셀의 제 1 리세스(V1) 사이에 배치되도록 형성되며,
    - 상기 제 1 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역(S/DU)이 제 2 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역(S/DU)과 일치하는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서,
    - 비트 라인 콘택(K)이 상기 제 1 메모리 셀의 트랜지스터의 게이트 전극 사이 및 제 2 메모리 셀의 트랜지스터의 게이트 전극 사이에 형성되고, 상기 비트 라인 콘택(K)이 제 1 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역(S/DU)까지 이르며, 제 1 메모리 셀의 트랜지스터의 게이트 전극 및 제 2 메모리 셀의 트랜지스터의 게이트 전극으로부터 절연되는 것을 특징으로 하는 방법.
  17. 제 15항에 있어서,
    - 상기 기판(1)의 영역을 측면으로 둘러싸는, 절연 물질(I)로 채워진 절연 트렌치(IG)가 형성되고,
    - 제 1 메모리 셀의 제 1 리세스(V1) 및 제 2 메모리 셀의 제 1 리세스(V1)는, 관련 측면의 콘택 영역을 둘러싸는, 제 1 메모리 셀의 제 1 리세스(V1)의 적어도 일부, 및 관련 측면의 콘택 영역을 둘러싸는, 제 2 메모리 셀의 제 1 리세스(V1)의 적어도 일부가 기판(1) 영역 내에 배치되도록 형성되며,
    - 상기 제 2 리세스(V2)의 형성을 위해 기판(1) 영역을 횡단하는 스트립을 덮지 않는 마스크(M)를 사용하여 상기 기판(1)이 절연 물질(I)에 대해 선택적으로 비등방성 에칭되는 것을 특징으로 하는 방법.
  18. 제 17항에 있어서,
    - 상기 절연 트렌치(IG)가 제 1 메모리 셀의 트랜지스터의 하부 소스-/드레인-영역(S/DU)보다 더 깊게 형성되는 것을 특징으로 하는 방법.
  19. 제 17항에 있어서,
    - 상기 절연 트렌치(IG)가 형성되기 전에 제 1 리세스(V)가 형성되고,
    - 커패시터 유전체(KD)가 기판(1)의 표면 아래로 제 1 깊이(T1)까지 제 1 리세스(V1)의 바닥 및 에지를 덮도록 형성되며,
    - 상기 커패시터 유전체(KD)가 형성된 후, 메모리 노드(SK)가 적어도 기판(1) 표면까지 제 1 리세스(V1)를 채우도록 형성되고,
    - 상기 절연 트렌치(IG)가 메모리 노드(SK)내에서 제 1 깊이(T1)보다 깊은 곳까지 이르도록, 그리고 상기 메모리 노드(SK)가 제 1 리세스(V1)의 측면의 콘택 영역내에서만 기판(1)에 인접하도록 제 1 리세스(V1)에 중첩되도록 형성되는 것을 특징으로 하는 방법.
  20. 제 15항에 있어서,
    - 상기 제 1 메모리 셀 및 제 2 메모리 셀이 한 쌍을 구성하고,
    - 상기 쌍과 유사하게 형성된 소수의 쌍들이 형성되며,
    - 상기 쌍들이 열을 이루고,
    - 각각 상기 열 중 하나를 따라 연장되는 비트 라인들(B)이 형성되며,
    - 일렬을 이루는 여러 쌍의 제 1 리세스(V1) 및 제 2 리세스(V2)가 상기 열을 따라 서로 인접 배치되도록 상기 쌍들이 배치되고,
    - 상기 열들에 대해 횡으로 워드 라인(W)이 연장되며,
    - 상기 워드 라인(W)은 상기 워드 라인(W)중 서로 인접하는 워드 라인(W)이 서로 동일한 간격을 두고 배치되도록 형성되고,
    - 상기 쌍들은 상기 워드 라인(W)이 각각 교대로 제 1 리세스(V1)를 덮은 다음 제 2 리세스(V2)에 중첩되도록 형성되며,
    - 상기 메모리 셀의 트랜지스터의 게이트 전극들이 상기 워드 라인(W)의 일부로서 형성되는 것을 특징으로 하는 방법.
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