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KR890007423A - 집적보상 바이폴라및 보상mos장치구조와 병합cbicmos장치구조 및 그형성방법 - Google Patents

집적보상 바이폴라및 보상mos장치구조와 병합cbicmos장치구조 및 그형성방법 Download PDF

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KR890007423A
KR890007423A KR1019880012950A KR880012950A KR890007423A KR 890007423 A KR890007423 A KR 890007423A KR 1019880012950 A KR1019880012950 A KR 1019880012950A KR 880012950 A KR880012950 A KR 880012950A KR 890007423 A KR890007423 A KR 890007423A
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빈센트 죠셉 로너
모토로라 인코포레이티드
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Abstract

내용 없음

Description

집적보상 바이폴라및 보상 MOS장치구조와 병합CBICMOS장치구조및 그형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따라, 제1A도의 단일 입력 CBICMOS 회로를 포함한 반도체 기판의 부분을 통한 단순화된 단면도.
제3A 내지 3J도는 제2도와 유사하나 제조 단계상 상이한 단순화된 단면도.
제3K'도는 제3J도와 유사하나 본 발명의 또다른 실시예에 따른 단면도.
제4도는 제3A 내지 3J도의 단면도에 도시된 다양한 마스크 동작의 혼합인 단순화된 개략적인 평면도.

Claims (3)

  1. 기본 표면을 가지며, 절연 영역에 의해 측면으로 절연되고, 상기 기본 표면으로 확장한 제1 및 제2반도체 영역을 구비한 집적 보상 바이폴라 및 보상 MOS장치 구조에 관한 것으로서 여기서 제1영역은 표면으로부터 이격된 제1형이 제1 부분, 상기 제1영역의 부분에 의해 떨어져 이격되고 상기 제1영역으로부터 상기 표면으로 확장한 제1 형의 제2 및 제3 부분, 상기 제1영역의 부분에 형성된 제2 형의 제1채널 영역에 의해 떨어져 이격되고 표면으로 확장한 상기 제2 및 제3 부분과 각기 접촉한 제1형의 역인 제2 형의 제4 및 제5부분, 상기 표면으로 확장한 제1형의 부분과 떨어져 이격되고, 제2부분에 접촉한 제6부분과 제5부분에 접촉한 제7부분을 포함하며, 제2영역은 제1표면으로부터 이격된 제2형의 제1부분, 상기 제1부분에서 상기 제1표면으로 확장한 제2 형이 제2부분, 상기 제1부분에서 상기 표면으로 확장한 제1형의 제3부분, 제2형의 부분과 떨어져 이격되고 제2부분에 접촉한 제4부분과 제3부분에 접촉한 제5 부분, 상기 제7부분은 제3영역에 접촉하며, 상기 제6 및 제7부분은 제1MOS 트랜지스터를 위한 제2보상 MOS트랜지스터의 소스및 드레인을 형성하며, 제5, 제3 및 제1부분은 제1바이폴라 트랜지스터를 위해 제2보상 바이폴라트랜지스터를 형성하며, 제1게이트 수단은 제1채널 영역에 중복되고 제2게이트 수단은 제2채널 영역에 중복되며, 제1상호 연결 수단은 제1영역의 제7부분과 제2영역의 제5분을 상호 연결하며, 제2상호 연결 수단은 제1영역의 제5부분과 제2영역의 제7부분을 상호 연결하며, 제3상호 연결 수단은 상기 제1 및 제2게이트 수단을 상호 연결하는 것을 특징으로 하는 집적보상 바이폴라 및 보상 MOS 장치 구조.
  2. 병합 CRICMOS 장치 구조에 있어서, 기판은 측면으로 절연된 제1및 제2 반도체 영역을 구비하며, 제1 MOS 트랜지스터는 상기 제1 영역에 위치한 제1형의 소스, 드레인 및 채널을 구비하며, 제1 바이폴라 트랜지스터는 제1형의 베이스와 제1영역에 위치한 상기 제1형의 역인 제2형의 에미터 및 콜렉터를 구비하며, 제2MOS 트랜지스터는 제2영역에 위치한 제2형의 소스, 드레인 및 채널을 구비하며, 제2바이폴라 트랜지스터는 제2형의 베이스와 제2영역에 위치한 제1형의 에미터와 콜렉터를 구비하는 것을 특징으로하는 병합 CBICMOS 장치 구조.
  3. 반도체 장치 구조를 형성하는 방법에 있어서, 절연 수단에 의해 측면으로 분리된 제1및 제2반도체 영역을 구비산 기판을 제공하고 기본 표면으로 확장하는데, 여기서 제1 영역을 표면과 분리된 제1도전형의 제1부분을 구비하고, 제2 영역은 표면과 분리된 역 제2도전형의 제1영역을 구비하며, 그 후(i) 재 2영역에서 제1부분에 접촉하고 상기 표면으로 확장한 제2형의 제2부분을 형성하고,(ii) 제1 영역에서, 상기 제1영역의 부분에 의해 이격된 표면으로 확장한 상기 제1 영역의 제1부분과 접촉한 제1형의 제2 및 제3부분과 제2영역에서, 표면으로 확장한 제2영역의 제1부분과 접촉한 제1 형의 제3부분을 제공하며, 표면에 확장한 제2형의 제1및 제2영역과 제4및 제5이격부분 양쪽에 형성하는데 여기서 각 영역의 제5부분은 각 영역의 제3부분의 부분에 의해 각 영역의 제1부분으로 부터 분리되며, 제 1및 제2영역에서 표면에 확장한 제1형의 제6 및 제7 이격부분 양쪽에 형성되는데 제2영역에서 상기 제6및 제7부분은 제2영역의 제2부분으로 확장하고 제2영역의 임의의 제2부분에 의해 분리되며, 제1영역의 제5부분과 제2영역의 제7부분을 상호 연결하는 제1컨덕터와 제2영역의 제5부분과 제1영역의 제7부분을 상호 연결하는 제2컨넥터를 전술한 표면에 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 구조 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880012950A 1987-10-06 1988-10-05 상보형 바이폴라와 상보형 mos를 병합한 수단 및 그 제조방법 KR0139005B1 (ko)

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