JPH06151859A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、寄生容量を減らし、従来のバイポ
ーラトランジスタより特性の優れた半導体装置を提供す
ることにある。また、高集積化が可能で、駆動能力向上
と耐圧維持を両立したバイポーラトランジス提供するこ
とを目的とする。 【構成】 ソース及びドレイン領域４と、チャネル領域
３と、ゲート絶縁膜５と、ゲート電極６と、を有し、該
ゲート電極６が該チャネル領域３の一部と接続されてお
り、該チャネル領域３が該ソース及びドレイン領域４と
同じ導電型で且つ該ソース及びドレイン領域４よりも低
い不純物密度を有する半導体からなるトランジスタを具
備したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は各種電子機器に用いられ
るＭＯＳトランジスタのような多数キャリアデバイスを
含む半導体装置に関する。さらに、高集積化された、高
速・高耐圧の半導装置に関する。

【０００２】

【従来の技術】従来のバイポーラトランジスタではべー
ス領域の設計依存するアーリー効果や耐圧、寄生容量に
より高周波特性には限界があった。

【０００３】例えば、図２７に示した横型ｐｎｐバイポ
ーラトランジスタの場合、電流の拡がりや、実質的に広
いスペース領域を構造上必要とするため、電流増幅率が
低くなる。また、コレクタ領域からの空乏層がベース領
域へ伸びるため、アーリー効果や接合耐圧からベース層
（ｎ−Ｅｐｉ）の厚さを大きくする必要があり、良好な
高周波特性を得難いこと、またベース領域が大きいため
ベース領域の寄生容量が大きいという問題がある。特に
ベースが埋め込み領域も有すると、ｐ型基体との間の容
量が大きくなり、高周波特性が悪くなる。

【０００４】また、図２８に示したゲート付横型バイポ
ーラトランジスタについても、同様な欠点を有している
上、プロセス的にも問題がある。図において、（ａ）
は、平面図、（ｂ）及び（ｃ）は、それぞれ（ａ）のＡ
−Ａ’断面図、Ｂ−Ｂ’断面図である。即ち、ゲートに
ｎ⁺ポリシリコンを用い、エミッタ・コレクタ間の表面
電位を下げて、相互コンダクタンス（Ｇ_m）を上げてい
るために、ｎ⁺ポリシリコンではｐ−ウェルに対しオー
ミック・コンタクトがとれなくなり、図２８（ｂ）のα
に示したように加工後、金属でｐ−ウェルとオーミック
コンタクトをとらざるを得ないという問題があった。

【０００５】一方、バイポーラトランジスタとＣＭＯＳ
トランジスタが混在したＢｉＣＭＯＳ半導体装置は、バ
イポーラトランジスタの高速性、高駆動能力、アナログ
高精度性とＣＭＯＳの高パッキング性、低消費電力性、
高入力インピーダンス性等、両者の利点を兼ね備えた半
導体装置として有望視され幅広く実用化されている。従
来のＢｉＣＭＯＳプロセスでは、バイポーラトランジス
タとＭＯＳトランジスタをそれぞれ別のプロセスで形成
している。図２９は従来の典型的なＢｉＣＭＯＳプロセ
スのフローである。本従来例ではイオン注入エミッタの
バイポーラトランジスタを形成する場合とポリシリコン
エミッタのバイポーラトランジスタを形成する場合をそ
れぞれ示している。

【０００６】図２９からわかるように、従来のＢｉＣＭ
ＯＳはその製造プロセスが複雑であるという問題点を有
している。即ち、イオン注入エミッタのバイポーラトラ
ンジスタを形成する場合は４枚、ポリシリコンエミッタ
のバイポーラトランジスタを形成する場合は６枚のマス
クがそれぞれ標準ＣＭＯＳプロセスに付加され、ＢｉＣ
ＭＯＳプロセスを通じてそれぞれ１４枚及び１６枚のマ
スクが必要となる。また、従来のＢｉＣＭＯＳプロセス
ではバイポーラトランジスタ領域の占有面積、素子分離
面積が大きくなり、高集積化を妨げる原因となってい
る。

【０００７】このような問題を解決する方法として、例
えばＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，３８巻ｌｌ号、２４８
７−２４９６ページ、ｌ９９１年に、ＣＭＯＳプロセス
の工程で、マスクを追加することなく、バイポーラトラ
ンジスタを形成する試みがなされている。図３０はこの
方法でバルクシリコンウェハに作られる横型ｎｐｎバイ
ポーラトランジスタである。図において、ｎ^＋ポリシリ
コン２０１をパターンニングする際にチャネルコンタク
ト領域２０２を開口し、開口部２０２にはｐウエル２０
４とオーミック接合をとるためにＰＭＯＳのソースドレ
イン形成と同一の工程でｐ^＋領域をイオ ン注入し、さ
らにチャネルコンタクトより開口の広いメタルコンタク
ト領域２０３を開口し、その部分に堆積されたメタルに
よりチャネル電位をとりべース電極を形成するというプ
ロセスにより形成されている。

【０００８】このような方法でバルクシリコンに形成さ
れた横型バイポーラトランジスタでは、駆動能力向上と
耐圧維持の両立が難しいという問題点を有している。す
なわち、電流増幅率や高周波遮断周波数を高めるには、
ベース幅となるポリシリコンのゲート長を短くしたり、
ベース領域となるｐウエルの濃度を低めたりする必要が
あるが、こうするとエミッタ・コレクタ間パンチスルー
耐圧が低くなってしまうため、ポリシリコンゲート長を
長く、あるいはコレクタ側の電源電圧を下げる必要があ
る。しかし、このようにべース幅が長く、コレクタ電圧
の低いバイポーラトランジスタは駆動能力の低下を避け
ることができない。

【０００９】また、こうしたバルクシリコンに形成され
た横型バイポーラトランジスタでは、高速化が阻害され
るという問題点を有している。これはベース領域が大き
なｐウェル領域であり、ベースに主にｐウエル基体間の
接合容量が寄生容量として付加されることに起因してい
る。

【００１０】また一方、従来のシリコンウェハバルクプ
ロセスでは、縦型バイポーラトランジスタ及び横型トラ
ンジスタをそれぞれ図３１及び３２のように形成してい
る。図３１において、２５１は第１の縦型ｎｐｎ型バイ
ポーラトランジスタ、２５２は第２の縦型ｎｐｎ型バイ
ポーラトランジスタ、２５３はバイポーラトランジスタ
２５１と２５２を電気的に分離するための素子分離領域
である。本図ではバイポーラトランジスタ２５１のコレ
クタとバイポーラトランジスタ２５２のエミッタを配線
２５７により電気的に接続した場合を示している。ま
た、２５４はｐ型シリコン基体、２５５、２５５’はバ
イポーラトランジスタのコレクタ領城となるｎ⁺型領
域、２５６はｎ^-型エピ領域、２５７はバイポーラトラ
ンジスタ２５１と２５２を電気的に分離するためのｐ型
領域、２５８は選択酸化領域、２５９、２５９’はコレ
クタ引出し層、２６０、２６０’はｐ型ベース領域、２
６１、２６１’はｎ⁺型エミッタ領域、２６２は層間絶
縁層、２６３、２６４、２６５、２６６、２６７はＡｌ
電極、２６８はパッシベーション絶縁層である。

【００１１】また図３２において、２７１は第１の横型
ｐｎｐ型バイポーラトランジスタ、２７２は第２の横型
ｐｎｐ型バイポーラトランジスタ、２７３はバイポーラ
トランジスタ２７１と２７２を電気的に分離するための
素子分離領域である。本図ではバイポーラトランジスタ
２７１のコレクタとバイポーラトランジスタ２７２のエ
ミッタを配線２８５により電気的に接続した場合を示し
ている。また、２７４はｐ型シリコン基体、２７５、２
７５’はバイポーラトランジスタのベース領域となるｎ
⁺型領域、２７６はｎ^-型エピ領域、２７７はバイポーラ
トランジスタ２７１と２７２を電気的に分離するための
ｐ型領域、２７８は選択酸化領域、２７９、２７９’は
ベース引出し層、２８０、２８０’はｐ⁺型エミッタ領
域、２８１、２８１’はｐ⁺型コレクタ領域、２８２は
層間絶縁層、２８３、２８４、２８ ５、２８６、２８
７はＡｌ電極、２８８はパッシベーション絶縁層であ
る。

【００１２】以上のバルク縦型および横型バイポーラト
ランジスタでは、隣接するバイポーラトランジスタ間を
電気的に分離するのに素子分離領域が必要である。この
ために集積度が上がらないという問題を有している。

【００１３】また、従来のバルク縦型および横型バイポ
ーラトランジスタでは、隣接するバイポーラトランジス
タのコレクタ同士またはエミッタ同士またはコレクタと
エミッタを接続するのにコンタクトおよび配線が必要で
ある。このためにコンタクト抵抗、配線抵抗、配線容量
が負荷となり、トランジスタの動作速度が制限されると
いう問題点を有している。

【００１４】

【発明が解決しようとする課題】本発明の目的は、寄生
容量を減らし、従来のバイポーラトランジスタより特性
の優れた半導体装置を提供することにある。

【００１５】また、本発明は、駆動能力向上と耐圧維持
を両立した横型バイポーラトランジスタを提供すること
を目的とする。

【００１６】さらに、本発明は、高集積化でき、且つ高
速動作可能なトランジスタを提供することを目的とす
る。

【００１７】

【課題を解決するための手段】本発明の第１の要旨は、
ソース及びドレイン領域と、チャネル領域と、ゲート絶
縁膜と、ゲート電極と、を有し、該ゲート電極が該チャ
ネル領域の一部と接続されており、該チャネル領域が該
ソース及びドレイン領域と同じ導電型で且つ該ソース及
びドレイン領域よりも低い不純物密度を有する半導体か
らなることを特徴とする半導体装置に存在する。

【００１８】本発明の第２の要旨は、絶縁基体上に形成
されたＭＯＳトランジスタとバイポーラトランジスタを
含む半導体装置において、該ＭＯＳトランジスタが該Ｍ
ＯＳトランジスタの導電型と反対の導電型のゲート電極
を有しており、かつ該ＭＯＳトランジスタのゲート電極
を該ＭＯＳトランジスタのゲート下の領域にコンタクト
領域を介して電気的に接続してベース電極とした横型バ
イポーラトランジスタが形成されていることをことを特
徴とする半導体装置に存在する。

【００１９】また、本発明の第３の要旨は、絶縁基体上
に形成されたトランジスタを少なくとも２つ以上含む半
導体装置において、前記トランジスタの内、第１のトラ
ンジスタのコレクタ、エミッタ、ソースまたはドレイン
の少なくとも１つと、それに隣接する第２のトランジス
タのコレクタ、エミッタ、ソースまたはドレインの少な
くとも１つが同一の拡散領域から形成されているか、ま
たは、同一の電極コンタクト領域を介して電気的に接続
されていることを特徴とする半導体装置に存在する。

【００２０】

【作用】請求項１の発明では、ゲート電極がチャネル領
域の一部と接続されており、しかもチャネル領域がソー
ス及びドレイン領域と同じ導電型で且つソース、ドレイ
ン領域よりも低い不純物密度としてあるので、バイポー
ラトランジスタのような少数キャリアデバイスではなく
多数キャリアデバイスとすることができ、キャリアの走
行を拡散によるものからドリフトによるものとして半導
体装置における応答特性を向上させることができる。

【００２１】請求項１１の発明によれば、そのＭＯＳト
ランジスタとは反対導電型のゲート電極を有したＭＯＳ
トランジスタを形成すると同時に、ＭＯＳトランジスタ
のゲート電極をウェルに直接コンタクトをとってベース
電極とした横型バイポーラトランジスタも同時に形成す
るので、標準ＣＭＯＳプロセスにベースコンタクト工程
とゲートイオン注入工程を付加するだけの簡単なプロセ
スでコンプリメンタリＢｉＣＭＯＳ半導体装置を形成す
ることができる。従って、製造工程を大幅に短縮するこ
とができる。

【００２２】さらに、絶縁基体上に、ＭＯＳトランジス
タおよびバイポーラトランジスタが形成されているた
め、選択酸化の工程だけで各デバイスを電気的に分離す
ることができ、集積度の高いコンプリメンタリＢｉＣＭ
ＯＳ半導体装置を形成することができる。

【００２３】また、本発明によれば、絶縁基体上に、Ｍ
ＯＳトランジスタのゲート電極をウェルに直接コンタク
トをとってべース電極とした横型バイポーラトランジス
タを形成するので、絶縁膜上に形成されたＭＯＳトラン
ジスタの特長である、チャネル長を小さくしてウエル濃
度を低くしてもチャネルが電気的に固定されるのでソー
ス、ドレイン間パンチスルー耐圧を高く維持できるとい
う特性を、横型バイポーラトランジスタにそのまま活か
すことができる。すなわち、ベース幅となるポリシリコ
ンのゲート長を短くしても、またベース領域となるｐウ
エルの濃度を低げても、エミッタ・コレクタ間パンチス
ルー耐圧を高く維持できるので、コレクタ側の電源電圧
の高い、電流増幅率の高い、及び高周波遮断周波数の高
い横型バイポーラトランジスタが実現できる。また、ベ
ース領域となるウェルが、絶縁膜上に形成されているの
で、ベースの寄生容量が小さくなる。さらに、エミッ
タ、コレクタの寄生容量も同様に小さくなる。従って、
高速なトランジスタが実現できる。

【００２４】請求項１２の発明によれば、絶縁膜上の半
導体層に横型バイポーラトランジスタが形成されている
ため、隣接するバイポーラトランジスタのコレクタまた
はエミッタを接続する際に、素子分離および配線を設け
る必要がなく、高集積で、高速なバイポーラトランジス
タ半導体装置を実現することができる。隣接するトラン
ジスタのコレクタ、エミッタ、ソースまたはドレインの
同一の拡散領域、または、同一の電極コンタクト領域を
介して電気的に接続されている領域の大きさは、その領
域の寄生抵抗と寄生容量の積、すなわち時定数τと、ト
ランジスタの高周波遮断周波数ｆ_Tの間に、 τ＜１／（２πｆ_T） なる関係が成り立つように、決定すればよい。

【００２５】

【実施例】以下に実施例を挙げて本発明をより詳細に説
明するが、本発明がこれら実施例に限定されることはな
い。

【００２６】（実施例１）図１に本発明の実施例を示
す。図１において（ａ）は平面図、（ｂ）及び（ｃ）
は、それぞれ（ａ）のＡＡ’線及びＢＢ’線による断面
図である。

【００２７】ｐ型シリコン基体１上には酸化シリコンか
らなる絶縁層２が設けられその上には、不純物濃度１０
¹⁷〜１０²⁰ｃｍ^-3のｎ⁺型シリコン半導体からなるソー
ス及びドレイン領域４と、不純物濃度１０¹³〜１０¹⁸ｃ
ｍ^-3のｎ^-型シリコン半導体からなるチャネル領域３が
設けられている。この上には、ゲート絶縁膜５を介して
不純物濃度１０¹⁸〜１０²¹ｃｍ^-3のｐ⁺型多結晶シリコ
ン半導体からなるゲ ート電極６が設けられ、該ゲート
電極６が該チャネル領域の一部とｐ⁺型半導 体領域１０
を介して接続されて、チャネル領域３がソース及びドレ
イン領域４と同じ導電型で且つ該ソース及びドレイン領
域４よりも低い不純物密度を有する半導体でトランジス
タが形成されている。

【００２８】ここで２００は素子分離領域及び層間絶縁
層となるシリコン酸化膜、３００は例えば、Ａｌ，Ａｌ
−Ｓｉ，Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ，Ｗ，Ｔｉ，Ｍｏ，Ｔ
ａ，及びこれらのシリサイドまたはポリサイドからなる
配線である。

【００２９】ｐ⁺型半導体領域１０，１０間の距離はチ
ャネルにおける少数キャリアの拡 散長の２倍以下、よ
り好ましくは１倍以下とする。このようなゲート電極と
チャネルとを接続する領域は３つ以上あっても良いがこ
の場合の該領域の間隔もチャネルにおける少数キャリア
の拡散長の２倍以下、より好ましくは１倍以下とするよ
うに設計する。ｐ⁺型半導体領域間距離を少数キャリア
拡散長の２倍以下 とすることにより、ゲートからチャ
ネルへの正孔の注入が促進され、空間電荷が中和される
ので空間電荷制限電流を支配的になるのを防ぐことがで
き、より大電流密度の動作が可能となる。更に、該距離
を少数キャリアの拡散長より短くすることにより、この
効果は一層向上する。

【００３０】なお、ＬＤＤ（１ｉｇｈｔｌｙ ｄｏｐｅ
ｄ ｄｒａｉｎ）構造のようにドレイン領域４とチャネ
ル領域３との間に該チャネル領域３よりも不純物濃度が
高く該ドレイン領域４よりも不純物濃度が低い領域を設
けるとホットキャリアの悪影響を妨げることができる。
更に、本実施例では絶縁性表面を有する層（ＳｉＯ
₂層）２の上にトランジスタを形成したがこれは図２に
示すようにｐ型半導 体層の上に形成しても良い。

【００３１】もちろん、以上説明した各トランジスタに
おける各領域の導電型を入れ替えてホールを多数キャリ
アとするトランジスタとしてもよいことはいうまでもな
い。図３は、図１に示したトランジスタの電位分布を示
す模式図であり、図３（ａ），（ｂ），（ｃ）は夫々図
１のＡＡ’線、ＢＢ’線、ＣＣ’線による断面方向に対
応している。本実施例のトランジスタはノーマリオフ型
でありチャネル領域３は完全に空乏化している。

【００３２】図２の実施例のトランジスタの動作につい
て述べる。トランジスタのノーマリオフ条件、及び中性
領域を有す条件は以下のようになる。

【００３３】１．チャネル（ベース）領域３が空乏化す
る条件（ノーマリオフ条件） ゲート電極側から延びる空乏層の厚みｗ₁は次の（１）
式で表される。 ｗ₁＝(ε_s/ε_ox)ｔ_ox1[-1+{1+(ε_ox ²／ｔ_ox1 ²)(2Ｖ₁／ｑε_sＮ_D)}^1/2］（１） ここで、 ε_s：半導体の誘電率 ε_ox：酸化膜の誘電率 ｔ_ox1：ゲート酸化膜５の厚み ｑ：電荷 Ｎ_D：チャネル（ベース）領域３の不純物濃度 Ｖ₁：ゲートとチャネルの電位差 一方、基体側から延びる空乏層の厚みｗ₂は次の（２）
式で表される。 ｗ₂＝(ε_s/ε_ox)ｔ_ox2[-1+{1+(ε_ox ²／ｔ_ox2 ²)(2Ｖ₂／ｑε_sＮ_D)}^1/2］（２） ここで、 ε_s：半導体の誘電率 ε_ox：酸化膜の誘電率 ｔ_ox2：酸化膜（層２）の厚み Ｖ₂：チャネルと基板の電位差 従って、チャネルが空乏化する条件は、チャネル領域の
厚みをｄとすると、 ｄ≦ｗ₁＋ｗ₂ （３） となる。

【００３４】本実施例では、ゲート電極６はｐ⁺型半導
体領域１０においてチャネル３と 接続しているため、
チャネル３とゲート電極６は同電位になっているから、
Ｖ₁は実質的にゲート電極（ｐ⁺）とチャネル（ｎ^-）の
フェルミレベル差ψ_msに よって決まる。また、図１の
実施例ではｔ_ox2はＳＯＩの場合ゲート酸化膜ｔ_ox1に比
べて１０倍以上には通常はなるので、ｗ₂はほとんど広
がらない場合が多い。

【００３５】したがって、（３）式が成立するための十
分な条件とするには、Ｖ₁→ψ_msとし、 ｄ≦ｗ₁（V₁＝ψ_ms） とするのがよい。

【００３６】２．チャネル（ベース）が中性領域をもつ
条件 ｄ＞ｗ₁＋ｗ₂ （図２） （４） ｄ＞ｗ₁ （図１） である。

【００３７】次に、上記１で述べたチャネルが空乏化し
ている場合の現象を述べる。

【００３８】図３（ａ）の電位図で示す如くチャネル中
が全て空乏化している場合はソースとチャネル部にはΔ
φで示す障壁があり、チャネルに注入されるキャリアの
濃度ｎ_chは、 ｎ_ch＝Ｎ_DS・ｅｘｐ｛−（Δφ／ｋＴ）｝ （５） である。ここで、 Ｎ_DS：ソース４における不純物濃度 Δφ：電位障壁の高さ である。

【００３９】このキャリアがドリフトして電流となる。

【００４０】 Ｉ_D＝Ｗ・ｄ・ｑ・ｎ_ch・μ_ch・（Ｖ_D／Ｌ） ただし、 Ｗ：ゲート幅 ｄ：チャネル厚 μ_ch：キャリア移動度 Ｌ：ゲート長 Ｖ_D：ドレイン印加電圧 ドレイン電圧Ｖ_Dがある値になると飽和電圧Ｖ_DSとな
り、ドレイン電流Ｉ_Dは飽和する。

【００４１】Δφはゲート酸化膜厚みｔ_ox1、チャネル
濃度Ｎ_D、チャネル厚ｄ、ゲート電圧Ｖ_G等によってほぼ
決めることができる。

【００４２】チャネルが中性領域を残している場合の現
象は、以下のようになる。

【００４３】中性領域を残している場合は、チャネルの
不純物濃度がキャリア濃度となり、中性領域の厚みとゲ
ート幅によって電流を一次近似的に決めることができ
る。すなわち、 Ｉ_Dn＝Ｗ（ｄ−ｗ₁−ｗ₂）・ｑ・Ｎ_D・μ_ch・（Ｖ_D／Ｌ） （７） Ｎ_D：チャネルの不純物濃度 同様に、Ｖ_Dがある値となると飽和電圧Ｖ_Dsとなり、ド
レイン電流Ｉ_Dnは飽和す る。

【００４４】本発明では、チャネルが全て空乏化すると
ノーマリオフ特性を示し、部分的空乏化ではノーマリオ
ン型になる。

【００４５】また、多数キャリアデバイスにおいても大
電流密度にすると、特にノーマリオフ型において空間電
荷効果が問題となる。すなわち、 ｎ_ch＝Ｎ_DSｅｘｐ｛−（Δφ／ｋＴ）｝≧Ｎ_D （８） になると、空間電荷効果によって、チャネルの抵抗が高
くなり、ゲート電圧を高くしても電流飽和特性を示す
が、本発明ではこれを防ぐことができる。すなわち、ゲ
ートをチャネルに直接コンタクト（接続）しているた
め、ゲートから正孔がチャネルに注入され、中和される
ので空間電荷制限電流が支配的にならないからである。
このとき、直接コンタクトの間隔は小数キャリアの拡散
長の２倍程度以下であれば十分に中和効果を示す。

【００４６】次に本実施例の半導体装置の製造プロセス
の一例を示す。 （１）ｐ型あるいはｎ型のＳｉ基体上に絶縁膜２を有
し、且つ、薄膜半導体層を有したＳＯＩ基体を準備す
る。 （２）レジストによりマスクを行い、反応性イオンエッ
チングにより薄膜半導体層の一部を選択的にエッチング
除去し、素子分離を行う。 （３）ゲート酸化膜５を５０〜１０００Å程度に形成
後、所定のチャネル濃度になるように、ひ素（Ａｓ）あ
るいはリン（Ｐ）イオン等を１×１０¹¹〜１×１０ ¹⁴ｃ
ｍ^-2程度イオン注入し、熱処理（温度：９００〜１００
０℃）を行い、領域３を形成する。 （４）ゲート酸化膜５にコンタクト５００を開口後、ポ
リシリコンを減圧化学気相堆積法（ＬＰＣＶＤ）により
２０００〜４５００Åの厚みに堆積する。Ｂ⁺，ＢＦ⁺イ
オン等を５×１０¹⁴〜２×１０¹⁶ｃｍ^-2の範囲のドーズ
量イオン注入後、９００〜１０５０℃程度で熱処理をす
る。その後、パターニングを行い、ゲート電極６を形成
する。

【００４７】この熱処理によりポリシリコン中から開口
部５００を通り、Ｓｉ中にｐ型不純物が拡散し、ｐ⁺領
域１０が形成される。 （５）ｎ型不純物となるＡｓ，Ｐ、Ｓｂ（アンチモン）
イオン等のいずれかを１×１０¹⁵〜１×１０¹⁶ｃｍ^-2程
度イオン注入を行う。ｎ⁺領域４はポリシリコンゲート
６でセルフアラインで選択的に作成される。熱処理（温
度：９００〜１０５０℃）を行い、不純物の活性化を行
う。 （６）層間絶縁層２００となる、ボロン、リン等を含ん
だＳｉＯ₂を常圧ＣＶＤにより２０００〜８０００Å程
度堆積後、９００〜１０００℃で熱処理を行う。この
後、レジストによりパターニングしてリアクテイブイオ
ンエッチング（ＲＩＥ）、バッファフッ酸による湿式エ
ッチング等により、ＳｉＯ₂をエッチングし、コンタク
トホール６００等を開口する。 （７）Ａｌ−Ｓｉをスパッタにより１μｍ程度堆積した
後、パターニングして４００〜４５０℃で熱処理を行
て、半導体装置を完成する。

【００４８】（実施例２）図２は本発明の第２実施例で
あり、（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図、
（ｃ）図はＢ−Ｂ’の断面図を表わしている。図におい
て、１はｐ型あるいはｎ型のＳｉ半導体基体、７は１０
¹⁵〜１０¹⁹ｃｍ^-3程度の高濃度ｐ⁺ 埋め込み層、８は１
０¹⁵〜１０¹⁸ｃｍ^-3程度のｐ型拡散層、３はソースから
注入されるキャリア（電子）が走行するチャネル領域で
あり、１０¹³〜１０¹⁸ｃｍ^-3程度のｎ領域、４はソース
あるいはドレインとなる１０¹⁷〜１０²⁰ｃｍ^-3程度の高
濃度ｎ ⁺ 領域、５はゲート絶縁膜、６は１０¹⁸〜１０²¹
ｃｍ^-3程度の不純物密度を有するｐ⁺ 型ポリシリコンゲ
ート電極である。

【００４９】図２（ｃ）に示すように、ｐ⁺ ゲート電極
６はチャネル領域と開口部を介して、接触している。１
０は、ｐ⁺ 高濃度領域でありチャネル中に接合を形成し
ている。

【００５０】１００，２００は素子分離、層間分離をな
す絶縁領域、３００は配線である。次に図２に示した本
実施例の半導体の製造プロセスを示す。 （１）ｐ型あるいはｎ型のＳｉ基体１上に、５００Åの
酸化膜形成後、Ｂ⁺ を１×１０¹⁴〜１×１０¹⁶ｃｍ^-2程
度、マスクを介して部分的にイオン注入を行い、その後
１０００〜１１００℃程度の熱処理を行なって、ｐ⁺ 領
域７を形成する。 （２）エピタキシャル技術により、不純物濃度１０¹³〜
１０¹⁸ｃｍ^-3程度のｎ型層を１〜５μｍ程度堆積し、部
分的にＢ⁺ を１×１０¹²〜１×１０¹⁴ｃｍ^-2程度イオン
注入する。続いて、１０００℃〜１１５０℃程度の熱処
理により、不純物の活性化及び拡散を行ない、ｐ型領域
８を形成する。 （３）選択酸化法により、素子分離領域１００を形成
後、ゲート酸化膜５０〜１０００Å程度形成する。 （４）素子分離領域をセルフ・アラインのマスクとし
て、所定の領域のみに、ひ素（Ａｓ⁺ ）あるいはリン
（Ｐ⁺ ）イオンを１×１０¹²〜１×１０¹⁴ｃｍ^-2程度イ
オン注入し、熱処理して領域３を形成する。 （５）ゲート酸化膜５にコンタクト５００をあけた後、
ポリシリコンをＬＰＣＶＤ法により、３０００Å堆積す
る。続いてＢ⁺ を１×１０¹⁵〜１×１０¹⁶ｃｍ^-2程度イ
オン注入し、８５０〜１０５０℃の範囲で熱処理後、ポ
リシリコンをパターニングして、ゲート電極６を形成す
る。 （６）ＰあるいはＡｓイオンを１×１０¹⁵〜１×１０¹⁶
ｃｍ^-2のドーズ量でイオン注入した後、９００〜１０５
０℃で熱処理し、ｎ⁺ 領域４を形成する。活性領域３は
ポリシリコン電極６によるセルフ・アラインにより形成
される。

【００５１】以下の製造方法は、実施例１と同様であ
る。

【００５２】本実施例のデバイスの電位図、動作特性
は、基板側から延びる空乏層の厚みｗ ₂が（９）式で表
される以外は実施例１と同様となる。 ｗ₂＝{(2ε_s/q)・(N_A/N_D)・(Ｖ₂／(N_A+N_D))}^1/2 （９） ここで、Ｎ_A：基板側（領域８）不純物濃度 Ｖ₂：チャネル３と基板８の電位差 以上のようにして得られたデバイスの電流−電圧特性を
図４に示す。実施例１と同様ノーマリ・オフ特性を示
し、良好な特性が得られた。

【００５３】本実施例では、ノーマリオフ型のデバイス
を作製したが、ノーマリオン型にすることが可能なこと
は言うまでもない。

【００５４】（実施例３）本発明の第３の実施例を図５
に示す。図５において、（ａ），（ｂ），（ｃ）はそれ
ぞれ平面図、Ａ−Ａ’断面図，Ｂ−Ｂ’断面図を示す。

【００５５】本実施例では、実施例２と反対導電型の多
数キャリアが正孔のデバイスである。実施例２と同様に
作製し、得られたデバイスは同様に良好な特性を示し
た。

【００５６】（実施例４）本発明の第４に実施例を図６
に示す。本実施例では、図６（ｂ）に示すように、ゲー
ト電極６の隣にスペーサ１１を設け、ソースドレインよ
り不純物濃度の低い領域１２を形成した。これにより、
ドレインの電界が緩和され、ホットキャリアの生成をお
さえることができ、耐圧を向上させて劣化を低減するこ
とができた。

【００５７】（実施例５）本発明の第５の実施例を図７
に示す。図７（ｂ）に示すように、本実施例ではソース
ドレインより不純物濃度の低い領域１３を形成した。

【００５８】これにより、実施例４と同様に、ドレイン
の電界が緩和され、ホットキャリアの生成をおさえ、耐
圧を向上させることができた。

【００５９】（実施例６）本発明の第６の実施例を図８
の平面図を示す。本実施例では、チャネルと接続するコ
ンタクト５００を複数個作製した。このような構造とす
ることにより、電位制御の効率が向上し、長いゲート幅
に対応することができた。この場合、コンタクト間隔は
少数キャリアの拡散長の２倍以下が望ましい。

【００６０】（実施例７）図９、１０に本発明の第７の
実施例を示す。

【００６１】図９は、本実施例の平面構造図、図１０は
図９のＡＡ’断面構造図である。

【００６２】図９、１０において、２１はｎｐｎ型バイ
ポーラトランジスタ、２２はｐｎｐ型バイポーラトラン
ジスタ、２３はｎ型ＭＯＳトランジスタ、２４はｐ型Ｍ
ＯＳトランジスタであり、２５はシリコン基体、２６は
絶縁膜、２７、２７’は絶縁膜上に形成されその後ｐ型
にされたシリコン層、２８、２８’、２８’’、２
８’’’は選択酸化（ＬＯＣＯＳ）層端、２９は選択酸
化層、３０、３０’はｎウェル領域、３１はゲート酸化
膜、３２、３２’、３２’’、３２’’’はベースコン
タクト、３３、３３’’はボロンがドープされたｐ型ポ
リシリコン層、３３’、３３’’’はリンがドープされ
たｎ型ポリシリコン層、３４、３４’、３４’’、３
４’’’は砒素のイオン注入により形成されたｎ⁺型拡
散領域、３５、３５’、３５’’、３５’’’はボロン
のイオン注入により形成されたｐ⁺型拡散領域、３６は
層間絶縁膜、３７、３７’、３７’’、３８、３８’、
３８’’、３９、３９’、３９’’、４０、４０’、４
０’’はコンタクト、４１はエミッタ電極となるＡｌ、
４１’はコレクタ電極となるＡｌ、４１’’はベース電
極となるＡｌ、４２はエミッタ電極となるＡｌ、４２’
はコレクタ電極となるＡｌ、４２’’はベース電極とな
るＡｌ、４３はソース電極となるＡｌ、４３’はドレイ
ン電極となるＡｌ、４３’’はゲート電極となるＡｌ、
４４はソース電極となるＡｌ、４４’はドレイン電極と
なるＡｌ、４４’’はゲート電極となるＡｌ、４５はパ
ッシベーション膜である。

【００６３】図１１は、本実施例の半導体装置を形成す
るためのプロセスフローである。すなわち、まずＳＩＭ
ＯＸウェハ、レーザー再結晶ウェハ、張り合わせウェハ
などのＳＯＩ基体のシリコン層を所望の濃度のｐ型にす
る。次に、ＬＯＣＯＳ選択酸化による素子分離を行な
う。次に、ｐ型ＭＯＳのチャネル領域となるｎウェルを
形成する。次にゲート酸化を行ない、ゲートコンタクト
領域を開口し、ポリシリコンを堆積する。ポリシリコン
のうちｎｐｎバイポーラトランジスタとＮＭＯＳの領域
にボロンをイオン注入してｐ型にする。また、ポリシリ
コンのうちｐｎｐバイポーラトランジスタとＰＭＯＳの
領域にリンをイオン注入しｎ型にする。つぎにポリシリ
コンを所望の形状にパターンニングし、ｎｐｎバイポー
ラトランジスタとＮＭＯＳの領域に砒素をイオン注入し
ｎ⁺型にして、エミッタ、コレクタ、ソースまたはドレ
イン領域を形成し、また、ｐｎｐバイポーラトランジス
タとＰＭＯＳの領域にボロンをイオン注入しｐ⁺型にし
てエミッタ、コレクタ、ソースまたはドレイン領域を形
成する。次に、層間絶緑膜を堆積し、コンタクト開口、
メタル堆積、パターンニング、パッシベーション膜堆
積、パッドパターンニングによりプロセスが完了する。
このとき、ｎウェル、ｐウェル、ｎ⁺拡散領域、ｐ⁺拡散
領域の下端はすべてＳＯＩシリコン層裏面に到達してい
る。

【００６４】本実施例のプロセスによれば、従来の標準
ＣＭＯＳプロセスと比較してベースパターンニング工程
とポリシリコンへのｐ型、ｎ型不純物のイオン注入工程
を付加するだけで、ｎｐｎバイポーラトランジスタ、ｐ
ｎｐバイポーラトランジスタ、ＮＭＯＳトランジスタ、
ＰＭＯＳトランジスタ、すなわちコンプリメンタリＢｉ
ＣＭＯＳ半導体装置が形成できる。

【００６５】図１２は、本発明のｎｐｎ型バイポーラト
ランジスタの等価回路図である。本発明のバイポーラト
ランジスタはバイポーラトランジスタ１１１のベース上
にＭＩＳ型のコンデンサ１１２とベース領域の直列抵抗
１１３で表わすことができる。このコンデンサはスピー
ドアップコンデンサとして働く。すなわち、ベース端子
１１４にあるパルスが印加されたとき、ベース位置１１
５の電位はコンデンサ１１２により高速に変化し、バイ
ポーラトランジスタ１１１のコレクタ電流、エミッタ電
流を高速に制御することができる。

【００６６】この点を更に詳細に述べる。図３３は比較
例としてのＳＯＩ横型バイポーラトランジスタであり、
ベース領域の上にはＭＩＳ構造は無い。このような構造
をしたバイポーラトランジスタには、高いベース抵抗が
存在する。例えば、ベース濃度が２×１０¹⁷ｃｍ^-3、Ｓ
ＯＩ膜厚０．５μｍ、ベース長Ｌ＝０．５μｍ、幅Ｗ＝
５μｍでは、ベース中央部までのベース抵抗は１１ＫΩ
であり、同サイズのＭＯＳトランジスタのチャネル抵抗
（ゲート酸化膜厚＝１２ｎｍ）が１ＫΩであることを考
えると高い。ベース・エミッタ間の容量は３．３ｆＦで
ある。ベース電極を両側からとるなどして実効的なベー
ス抵抗Ｒ_Bを低下させても、容量 Ｃ_BEに充電する時定数
は約１０ｐｓｅｃであり、同サイズのＭＯＳトランジス
タにより同サイズのＭＯＳトランジスタのゲート容量を
充電する時定数（論理回路などにおいてはこの値が入力
信号の立ち上がり時定数ｔ₁に相当）が約７ｐｓｅ ｃで
あることから約４０％も遅いことになる。高速動作を目
的としたＢｉ−ＣＭＯＳでは、大きな問題である。

【００６７】このようにベース・エミッタ間容量を充電
する時定数τ_BE（＝Ｃ_BE×Ｒ_B）が、τ_BE＞ｔ₁である場
合、ベース領域と直接ＭＩＳ型容量で結合している本発
明の横型バイポーラトランジスタは特に有効である。

【００６８】通常のスピードアップコンデンサの慨念で
は、図３７に示す通り多結晶シリコンによる高抵抗配線
や電流値の補償のための抵抗等、バイポーラトランジス
タの外部の抵抗Ｒによる抵抗遅延に対しては効果がある
ものの、トランジスタ内部にある抵抗Ｒ_B等による抵抗
遅延を改善することはできない。

【００６９】しかし、本発明においては、バイポーラト
ランジスタが横型であるため、図３４に示す等価回路図
の様に、ＭＩＳ型の容量Ｃ₁を直接ベース領域に結合さ
せている。この結果、容量Ｃ_BEを容量Ｃ₁の容量分割に
より充電でき、内部抵抗Ｒ_Bによる遅延をも改善でき
る。

【００７０】本発明と従来のＳＯＩ横型バイポーラトラ
ンジスタのパルス入力特性を図３５に示す。

【００７１】図３５（ａ）は入力信号（図中I）及び本
発明のバイポーラトランジスタ（図中II）と従来の横型
バイポーラトランジスタ（図中III）のべース電位の変
化の様子を示す。（ｂ）はそのときの本発明のバイポー
ラトランジスタのコレクタ電流（図中II）と従来のバイ
ポーラトランジスタのコレクタ電流（図中III）の様子
である。（ｃ）は本発明の簡単な等価回路図であり容量
Ｃ₁がＣ_BEと容量結合しているのが特徴である。（ｄ）
従来の横型バイポーラトランジスタの簡単な等価回路図
である。

【００７２】図３５（ａ）において、従来のバイポーラ
トランジスタは、図中IIIに示すごとくＣ_BEとＲ_Bで決定
される時定数でＶ_BE0になるまでゆっくりと充電が行わ
れる。ここでＶ_BE0はべース電極に信号電圧のハイレベ
ルＶ_INHを印加したときのベース・エミッタ接合にかか
る電圧であり、 Ｖ_INH＝Ｉ_BBｅｘｐ（ｑＶ_BE0／ｋＴ）・（Ｒ_B＋（１＋
ｈ_FE）Ｒ_E）＋Ｖ_BE0 （Ｖ_INH；信号振幅、Ｉ_BB；ベース・エミッタ間の電圧
が０の時のべース電流、Ｒ_Eはエミッタ抵抗） を満たす。上の式では、 エミッタ抵抗による電圧降下
を考慮しているが、エミッタ抵抗が数Ωと低く、ベース
抵抗に比べ充分に低く、本実施例では無視できる。

【００７３】一方、本発明のバイポーラトランジスタで
はベース電位はＣ₁とＣ_BEの容量分割で決定される。す
なわち、（Ｃ₁・Ｖ_INH）／（Ｃ_BE＋Ｃ₁）で与えられ、
ベース電位は図中IIの様に直線的に上昇する。

【００７４】時刻ｔ_I近傍でＶ_BE0よりやや高い値で一定
となり、時刻ｔ_IIの後Ｖ_BE0に近づく。時刻ｔ_I近傍での
電位Ｖ_BE1は、 ｛（Ｃ₁・Ｃ_BE）／（Ｃ_BE＋Ｃ₁）｝・（Ｖ_INH／ｔ_II）＋
｛（Ｖ_INH−Ｖ_BE1−Ｉ_E1・Ｒ_E）／Ｒ_B｝＝Ｉ_BB・ｅｘｐ
（ｑＶ_BE1／ｋＴ） で与えられるＶ_BE1である。 （Ｉ_BBはＶ_BE＝０のベース電流、Ｉ_E1はＶ_BE1時のエミ
ッタ電流であり、（１＋ｈ_FE）・Ｉ_BB・ｅｘｐ（ｑＶ
_BE1／ｋＴ）である）。

【００７５】左辺第１項は容量分割によりＣ₁からＣ_BE
に供給される電流であり、左辺第２項は抵抗Ｒ_BからＣ
_BEに供給される電流である。右辺はべース電流としてＣ
_BEから放出される電流であり、Ｃ_BEに流れ込んでくる電
流と流れ出る電流が等しくなる電圧に落ち着くわけであ
る。Ｒ_Bの抵抗が大きい場合は、第２項の電流成分は無
視できる。

【００７６】時刻ｔ_Iから時刻ｔ_IIの間ではべース電位
は変化しないものの、入力電圧が上昇しているため、容
量分割による電流成分など ｛（Ｃ₁・Ｃ_BE）／（Ｃ_BE＋Ｃ₁）｝・（Ｖ_INH／ｔ_II）
＋｛（Ｖ_INH−Ｖ_BE1−Ｉ_{E 1}・Ｒ_E）／Ｒ_B｝ がベース
に供給される。

【００７７】時刻ｔ_IIを過ぎると入力電圧が上昇しない
ため、容量分割による容量Ｃ₁からの電流供給がなくな
り、ベース電位はＶ_BE0に落ち着く。

【００７８】以上のような効果を得るためには、容量_C1
は以下の条件を満たす必要がある。

【００７９】 （Ｃ₁×Ｖ_INH）／（Ｃ_BE＋Ｃ₁） ≧ Ｖ_BE0 すなわち、容量分割により到達するべース電位が最終的
に到達するべース電位Ｖ_BE0 に等しければ、Ｖ_BE0まで
充電する遅れを無くすることができる。更に、Ｖ_BE0よ
り大きければ、 （Ｃ₁×Ｖ_INH）／（Ｃ_BE＋Ｃ₁）−Ｖ_BE0 の電荷を抵
抗Ｒ_Bを介するよりも速くべースに供給できる。

【００８０】この結果コレクタには、 ｛（Ｃ₁×Ｖ_INH）／（Ｃ_BE＋Ｃ₁）−Ｖ_BE0｝×ｈ_FE
の電荷を供給できることになる。

【００８１】従って、より好ましくは、コレクタに充電
したい電荷量Ｑ_CC＝Ｃ_LOAD×Ｖ_OUTが Ｑ_CC≦｛（Ｃ₁×Ｖ_INH）／（Ｃ_BE＋Ｃ₁）−Ｖ_BE0｝×ｈ
_FE を満たすようにＣ₁を決定する。

【００８２】このようにＣ₁を決定すれば、入力信号が
ハイレベルになった時点で容量負荷への充電が終了して
いることになり、極めて高速なバッファーとなる。

【００８３】ここでＣ_LOADはコレクタに付加されている
容量でありＶ_OUTは必要とする出力電圧である。

【００８４】ベース濃度が２×１０¹⁷ｃｍ^-3、ＳＯＩ膜
厚０．５μｍ、ベース長Ｌ＝０．５μｍ、幅Ｗ＝５μｍ
においては、Ｃ_BE＝３．３ｆＦであり、このとき電源電
圧５ＶにおいてはＶ_BE0は約１Ｖであった。

【００８５】従って、Ｃ₁≧０．８３ｆＦに設定する必
要がある。

【００８６】本実施例においては、ｎｐｎ型の横型バイ
ポーラトランジスタを製作し、酸化膜厚を１０ｎｍと
し、酸化膜容量を８．６ｆＦに設定した。この値は上記
条件を充分満たし、その結果図３６に示すパルス特性を
得た。図３６によれば入力信号の立ち上がる時間に大量
の電流が流れていることが分かり、本発明の素子が高速
バッファーとして有効な素子であることを示唆してい
る。また、電流増幅率が約１００、高周波遮断周波数約
１０ＧＨｚ、ベースショートエミッタコレクタ間耐圧約
２０Ｖと良好な特性が得られた。

【００８７】ゲート材料や酸化膜界面の状態によっては
酸化膜界面に空乏層が広がるが、その場合Ｃ₁は酸化膜
容量と空乏層容量の直列結合として考えられる。

【００８８】本発明は、本実施例のみで限定されるもの
ではなく、ＳＯＩシリコン層の厚さ、ＭＯＳトランジス
タのウェル（チャネル）及びバイポーラトランジスタの
べース不純物濃度、ゲートポリシリコンの長さがＭＯＳ
トランジスタ及びバイポーラトランジスタの特性を決定
する主な因子となるので、所望のトランジスタ特性が得
られるようにこれらを決定すればよい。具体的には、Ｓ
ＯＩシリコン層の厚さは、３μｍ以下、好ましくは１μ
ｍ以下、より好ましくは３００ｎｍ以下、ＭＯＳトラン
ジスタのウェル及びバイポーラトランジスタのべース不
純物濃度は、１×１０¹⁹ｃｍ^-3以下１×１０¹⁶ｃｍ^-3以
上、好ましくは５×１０¹⁸ｃｍ^-3以下１×１０¹⁷ｃｍ^-3
以上、ゲートポリシリコンの長さは、１μｍ以下、好ま
しくは１０μｍ以下、より好ましくは１μｍ以下であ
る。

【００８９】本実施例では、選択酸化により素子分離を
行っているが、図１３の４９、４９’、４９’’に示す
ように、ＳＯＩシリコン層をパターンニングして素子分
離をしてもよい。

【００９０】本実施例では、隣接するトランジスタのコ
レクタ、エミッタ、ソース、ドレインを別々の拡散領域
として形成する例を示したが、隣接するバイポーラトラ
ンジスタのコレクタ、エミッタ、ソース、ドレインの一
部が同一の拡散層から形成されていてもよい。この場合
はさらに集積度を上げることができる。

【００９１】（実施例８）図１４に、本発明の第８の実
施例を示す。

【００９２】図１４（ａ）は本実施例の平面構造図、図
１４（ｂ）は図１４（ａ）のＡＡ’断面構造図である。

【００９３】図１４（ａ）、（ｂ）において、５１はｎ
ｐｎ型バイポーラトランジスタ、５２はｐｎ、５３はシ
リコン基体、５４は絶縁膜、５５は絶擬膜上に形成され
その後ｐ型にされたシリコン層、５６は選択酸化（ＬＯ
ＣＯＳ）層端、５７は選択酸化層、５８はｎウェル領
域、５９はゲート酸化膜、６０、６０’、６０’’、６
０’’’はベースコンタクト、６１はボロンがドープさ
れたｐ型ポリシリコン層、６１’はリンがドープされた
ｎ型ポリシリコン層、６２はリンのイオン注入により形
成されたｎ型拡散領域、６３はボロンのイオン注入によ
り形成されたｐ型拡散領城、６４、６４’は砒素のイオ
ン注入により形成されたｎ⁺型拡敵領域、６５、６５’
はボロンのイオン注入により形成されたｐ⁺型拡散領
域、６６は層間絶縁膜、６７、６７’、６７’’、６
８、６８’、６８’’はコンタクト、７０はエミッタ電
極となるＡｌ、７０’はコレクタ電極となるＡｌ、７
０’’はベース電極となるＡｌ、７１はエミッタ電極と
なるＡｌ、７１’はコレクタ電極となるＡｌ、７１’’
はベース電極となるＡｌ、７２はパッシベーション膜で
ある。

【００９４】本実施例においてもＮＭＯＳトランジス
タ、ＰＭＯＳトランジスタは実施例７と同様に作製され
る。

【００９５】本実施例は実施例７のプロセスフロー（図
１１）にｎ型拡散領域６２とｐ型拡散領域６３を形成す
るイオン注入プロセスを追加することで形成される。

【００９６】本実施例のｎ型拡散領域６２とｐ型拡散領
域６３はそれぞれｎｐｎバイポーラトランジスタ５１と
ｐｎｐバイポーラトランジスタ５２のコレクタ領域とな
る。こうした低濃度のコレクタ領域を設けることでエミ
ッタ・コレクタ間耐圧はさらに向上する。

【００９７】本実施例によってＳＯＩシリコン厚２００
ｎｍ、ｐウェル表面濃度２×１０¹⁷ｃｍ^-3、ゲートポリ
シリコン長０．６μｍ、ｎ型拡散層幅１μｍの横型ｎｐ
ｎバイポーラトランジスタを作成した結果、電流増幅率
が約１００、高周波遮断周波数約８ＧＨｚ、ベースショ
ートエミッタコレクタ間耐圧約４０Ｖと良好な特性が得
られた。

【００９８】本実施例ではｎ型拡散層６２とｎ⁺型拡散
層６４’、またはｐ型拡散層６３とｐ⁺型拡散層６５’
をそれぞれ別マスクで形成しているが、他の方法によっ
てこうした構造を形成してもよく、コレクタ側に低濃度
層が形成できれば本実施例と同様の効果が得られる。例
えば、いわゆるＬＤＤ構造、ＤＤＤ構造等がこれにあた
る。

【００９９】（実施例９）図１５に、本発明の第９の実
施例を示す。

【０１００】図１５（ａ）は本実施例の平面構造図、図
１５（ｂ）は図１５（ａ）のＡＡ’断面構造図である。

【０１０１】図１５（ａ）、（ｂ）はｎｐｎ型バイポー
ラトランジスタであり、８１はシリコン基体、８２は絶
縁膜、８３は絶縁膜上に形成されたｎ型シリコン層、８
４は選択酸化（ＬＯＣＯＳ）層端、８５は選択酸化層、
８６はゲート酸化膜、８７はベースコンタクト、８８は
ボロンがドープされたｐ型ポリシリコン層、８９、８
９’は砒素のイオン注入により形成されたｎ⁺型拡散領
域、９０は層間絶縁膜、９１、９１’はコンタクト、９
２はエミッタ電極となるＡｌ、９２’はコレクタ電極と
なるＡｌ、９２’’はベース電極となるＡｌ、９３はパ
ッシベーション膜である。

【０１０２】本実施例においてもｐｎｐ型バイポーラト
ランジスタ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジ
スタは実施例７と同様に作製される。

【０１０３】本実施例ではベース領域９４がポリシリコ
ン８８中のボロンの熱拡散により形成される、ベース領
域ほぼ全域の直上にベースコンタクトが形成されるの
で、ベース寄生抵抗のさらに小さいバイポーラトランジ
スタが形成できる。

【０１０４】本実施例によってＳＯＩシリコン厚２００
ｎｍ、ベースコンタクト幅０．３μｍ、ｐベース表面濃
度２×１０¹⁷ｃｍ^-3、ゲートポリシリコン長０．８μ
ｍ、ｎ型拡散層幅１μｍの横型ｎｐｎバイポーラトラン
ジスタを作製した結果、電流増幅率が約１００、高周波
遮断周波数約１０ＧＨｚ、ベースショートエミッタコレ
クタ間耐圧約４０Ｖと良好な特性が得られた。

【０１０５】本実施例ではポリシリコン下にｎ型コレク
タ領域がある場合を示したが、ｎ型コレクタ領域は必ず
しもポリシリコン下になくてもよい。図１６には実施例
８と同様のプロセスにより作成製した例を示す。この例
ではｎ型拡散層９５とｎ⁺型拡散層９６をそれぞれ別マ
スクで形成しているが、他の方法によってこうした構造
を形成してもよく、コレクタ側に低濃度層が形成できれ
ば本実施例と同様の効果が得られる。例えば、いわゆる
ＬＤＤ構造、ＤＤＤ構造等がこれにあたる。

【０１０６】（実施例１０）図１７に本発明の第１０の
実施例を示す。

【０１０７】図１７（ａ）は本実施例の平面構造図であ
る。図１７（ａ）はｎｐｎ型バイポーラトランジスタで
あり、１９１は選択酸化（ＬＯＣＯＳ）層端、１９２、
１９２’、１９２’’、１９２’’’はベースコンタク
ト、１９３はボロンがドープされたｐ型ポリシリコン
層、１９４、１９４’、１９４’’はエミッタとなる砒
素のイオン注入により形成されたｎ⁺型拡散領域、１９
５、１９５’、１９５’’はコレクタとなる砒素のイオ
ン注入によりされたｎ⁺型拡散領域、１９６、１９
６’、１９６’’、１９７、１９７’、１９７’’、１
９８はコンタクト、１９９はエミッタ電極となるＡｌ、
１９９’はコレクタ電極となるＡｌ、１９９’’はべー
ス電極となるＡｌである。

【０１０８】本実施例においてもｐｎｐ型バイポーラト
ランジスタ、ＮＭＯＳトランジスタＰＭＯＳトランジス
タは実施例７と同様に作製される。

【０１０９】本実施例では、エミッタ幅を狭くしたバイ
ポーラトランジスタを並列に複数個接続することによ
り、クラウディング効果を防止している。

【０１１０】本実施例によってＳＯＩシリコン厚２００
ｎｍ、ｐベース表面濃度２×１０¹⁷ｃｍ^-3、ゲートポリ
シリコン長０．８μｍ、エミッタ幅１μｍの横型ｎｐｎ
バイポーラトランジスタを１０個並列接続したバイポー
ラトランジスタを作製した結果結果、電流増幅率が約１
００、高周波遮断周波数約１５ＧＨｚ、ベースショート
エミッタコレクタ間耐圧約２０Ｖと良好な特性が得られ
た。

【０１１１】本実施例では選択酸化層端がエミッタ、コ
レクタの領域で分離され、べース領城ではつながってい
る場合を示したが、エミッタ幅の狭いバイポーラトラン
ジスタが並列に複数個接続されていれば本実施例の主旨
には何ら反しない。例えば、図１７（ｂ）のようなエミ
ッタ、コレクタ領域が接続され、ベースコンタクト周辺
が分離されているものや、図１７（ｃ）のような分離し
てないもの、図１７（ｄ）のようなべース領域を実施例
９のように形成し、かつベース抵抗をさらに下げるため
にポリシリコンをアルミと並列に電気的接続したものも
本実施例と同様の効果を得ることができる。

【０１１２】（実施例１１）図１８は本発明の第１１の
実施例である。

【０１１３】図１８（ａ）は本実施例の平面構造図、図
１８（ｂ）は図１８（ａ）の等価回路図である。

【０１１４】図において、ｎｐｎ型バイポーラトランジ
スタ１２１、ＭＩＳ型コンデンサ１２３、ポリシリコン
抵抗１２４、１２５であり、１２６は選択酸化（ＬＯＣ
ＯＳ）層端、１２７、１２７’はベースコンタクト、１
２８はボロンがドープされたｐ型ポリシリコン層、１２
９、１２９’は抵抗となるｎ型ポリシリコン、１３０は
エミッタとなる砒素のイオン注入により形成されたｎ⁺
型拡散領域、１３０’はコレクタとなる砒素のイオン注
入によりされたｎ⁺型拡散領域、１３１、１３１’、１
３１’’、１３１’’’はコンタクト、１３２はエミッ
タ電極となるＡｌ、１３２’はコレクタ電極となるＡ
ｌ、１３２’’、１３２’’’は抵抗を介してベースに
接続されるＡｌである。

【０１１５】本実施例においてもｐｎｐ型バイポーラト
ランジスタ、ＮＭＯＳトランジスタＰＭＯＳトランジス
タは実施例７と同様に作製される。

【０１１６】本実施例によれば、今までに述べた実施例
でベースコンタクトのとり方を変えるだけで簡単にコン
デンサと抵抗が形成できバイポーラ増幅器が形成でき
る。

【０１１７】（実施例１２）図１９に、本発明の第１２
の実施例を示す。

【０１１８】図１９は今までに説明したバイポーラトラ
ンジスタ、ＭＯＳトランジスタを使ってコンプリメンタ
リＢｉＣＭＯＳ回路を形成した例である。

【０１１９】図１９において、１４１はｎｐｎ型バイポ
ーラトランジスタ、１４２はｐｎｐ型バイポーラトラン
ジスタ、１４３、１４４はｎ型ＭＯＳトランジスタ、１
４５、１４６はｐ型ＭＯＳトランジスタであり、基本諭
理ゲート回路が形成されている。

【０１２０】本発明によればこうしたコンプリメンタリ
ＢｉＣＭＯＳを、従来の標準ＣＭＯＳプロセスと比較し
てベースパターンニング工程とポリシリコンヘのｐ型、
ｎ型不純物のイオン注入工程を付加するだけで簡単に形
成することができる。

【０１２１】（実施例１３）図２０に本発明の第１３の
実施例を示す。

【０１２２】図２０（ａ）は本実施例の断面構造図、図
２０（ｂ）は本実施例の等価回路図である。

【０１２３】図２０（ａ）において、７０１は第１のｎ
ｐｎ型バイポーラトランジスタ、７０２は第２のｎｐｎ
型バイポーラトランジスタ、７０３はシリコン基体、７
０４は絶縁膜、７０５、７０５’は絶縁膜７０４上に形
成されたｎ^-型シリコン層、７０６は選択酸化層、７０
７はゲート酸化膜、７０８は第１のバイポーラトランジ
スタ７０１のベース電極となるｐ型ポリシリコン層、７
０９は第２のバイポーラトランジスタ７０２のベース電
極となるｐ型ポリシリコン層、７１０は第１バイポーラ
トランジスタ７０１のエミッタとなるｎ⁺領域、７１１
は第１のバイポーラトランジスタ７０１のコレクタおよ
び第２のバイポーラトランジスタ７０２のエミッタとな
るｎ⁺領域、７１２は第２バイポーラトランジスタ７０
２のコレクタとなるｎ⁺領域、７１３は第１のバイポー
ラトランジスタ７０１のベースとなるｐ領域、７１４は
第２バイポーラトランジスタ７０２のベースとなるｐ領
域、７１５は層間絶縁膜、７１６は第１のバイポーラト
ランジスタ７０１のエミッタ電極、７１７は第２のバイ
ポーラトランジスタ７０２のコレクタ電極、７１８は第
１のバイポーラトランジスタ７０１のベース電極、７１
９は第２のバイポーラトランジスタ７０２のベース電
極、７２０はバッシベーション膜である。

【０１２４】図２０（ｂ）において、７２１は第１のバ
イポーラトランジスタ７０１、７２２は第２のバイポー
ラトランジスタ７０２、７２３は第１のバイポーラトラ
ンジスタのエミッタ電極、７２４は第１のバイポーラト
ランジスタのベース電極、７２５は第１のバイポーラト
ランジスタのコレクタ電極および第２のバイポーラトラ
ンジスタのエミッタ電極、７２６は第２のバイポーラト
ランジスタのベース電極、７２７は第２のバイポーラト
ランジスタのコレクタ電極である。

【０１２５】絶縁膜上にシリコン層が形成された基体構
造は、ＳＩＭＯＸ技術、レーザー再結晶技術、ウェハ張
り合わせ技術等によって実現される。

【０１２６】本実施例においては、絶縁膜上のｎ⁺層７
１１が第１のバイポーラトランジスタ７０１のコレクタ
領域および第２のバイポーラトランジスタ７０２のエミ
ッタ領域を兼ねているので、隣接するバイポーラトラン
ジスタのコレクタとエミッタを接続する際に素子分離お
よび配線を設ける必要がなく、高集積で、低抵抗、低容
量なバイポーラトランジスタ半導体装置を実現すること
ができる。

【０１２７】本実施例は、隣接するｎｐｎ型バイポーラ
トランジスタのコレクタとエミッタを同一拡散層で形成
する例を示したが、隣接するｎ型ＭＯＳのソースとドレ
インの形成、隣接するｎｐｎ型バイポーラトランジスタ
のコレクタないしはエミッタとｎ型ＭＯＳのソースない
しはドレインの形成の際に適用しても同様の効果を達成
することができる。

【０１２８】（実施例１４）図２１に本発明の第１４の
実施例を示す。

【０１２９】図２１（ａ）は本実施例の断面構造図、図
２１（ｂ）は本実施例の等価回路図である。

【０１３０】図２１（ａ）において、７３１は第１のｐ
ｎｐ型バイポーラトランジスタ、７３２は第２のｐｎｐ
型バイポーラトランジスタ、７３３はシリコン基体、７
３４は絶縁膜、７３５、７３５’は絶縁膜７３４上に形
成されたｐ^-型シリコン層、７３６は選択酸化層、７３
７はゲート酸化膜、７３８は第１のバイポーラトランジ
スタ７３１のベース電極となるｎ型ポリシリコン層、７
３９は第２のバイポーラトランジスタ７３２のべース電
極となるｎ型ポリシリコン層、７４０は第１のバイポー
ラトランジスタ７３１のエミッタとなるｐ⁺領域、７４
１は第１のバイポーラトランジスタ７３１のコレクタお
よび第２のバイポーラトランジスタ７３２のエミッタと
なるｐ⁺領域、７４２は第２のバイポーラトランジスタ
７３２のコレクタとなるｐ⁺領域、７４３は第１のバイ
ポーラトランジスタ７３１のベースとなるｎ領域、７４
４は第２のバイポーラトランジスタ７３２のべースとな
るｎ領域、７４５は層間絶緑膜、７４６は第１のバイポ
ーラトランジスタ７３１のエミッタ電極、７４７は第２
のバイポーラトランジスタ７３２のコレクタ電極、７４
８は第１のバイポーラトランジスタ７３１のべース電
極、７４９は第２のバイポーラトランジスタ７３２のべ
ース電極、７５０はバッシベーション膜である。

【０１３１】図２１（ｂ）において、７５１は第１のｐ
ｎｐ型バイポーラトランジスタ７３１、７５２は第２の
ｐｎｐ型バイポーラトランジスタ７３２、７５３は第１
のバイポーラトランジスタのエミッタ電極、７５４は第
１のバイポーラトランジスタのべース電極、７５５は第
１のバイポーラトランジスタのコレクタ電極および第２
のバイポーラトランジスタのエミッタ電極、７５６は第
２のバイポーラトランジスタのベース電極、７５７は第
２のバイポーラトランジスタのコレクタ電極である。

【０１３２】本実施例においては、絶縁膜上のｐ⁺層７
４１が第１のバイポーラトランジスタ７３１のコレクタ
領域および第２のバイポーラトランジスタ７３２のエミ
ッタ領域を兼ねているので、実施例１３と同様、隣接す
るバイポーラトランジスタのコレクタとエミッタを接続
する際に素子分離および配線を設ける必要がなく、高集
積で、低抵抗、低容量なバイポ一ラトランジスタ半導体
装置を実現することができる。

【０１３３】本実施例は、隣接するｐｎｐ型バイポーラ
トランジスタのコレクタとエミッタを同一拡散層で形成
する例を示したが、隣接するｐ型ＭＯＳのソースとドレ
インの形成、隣接するｐｎｐ型バイポーラトランジスタ
のコレクタないしはエミッタとｐ型ＭＯＳのソースない
しはドレインの形成の際に適用しても同様の効果を達成
することができる。

【０１３４】（実施例１５）図２２に本発明の第１５の
実施例を示す。

【０１３５】図２２（ａ）は本実施例の断面構造図、図
２２（ｂ）は本実施例の等価回路図である。

【０１３６】図２２（ａ）において、７６１はｐｎｐ型
バイポーラトランジスタ、７６２はｎｐｎ型バイポーラ
トランジスタ、７６３はシリコン基体、７６４は絶縁
膜、７６５、７６５’は絶縁膜７６４上に形成されたｎ
^-型シリコン層、７６６は選択酸化層、７６７はゲート
酸化膜、７６８はバイポーラトランジスタ７６１のべー
ス電極となるｎ型ポリシリコン層、７６９はバイポーラ
トランジスタ７６２のベース電極となるｐ型ポリシリコ
ン層、７７０はバイポーラトランジスタ７６１のコレク
タとなるｐ⁺領域、７７１はバイポーラトランジスタ７
６１のエミッタとなるｐ⁺領域、７７２はバイポーラト
ランジスタ７６２のエミッタとなるｎ⁺領域、７７３は
バイポーラトランジスタ７６２のコレクタとなるｎ⁺領
城、７７４はバイポーラトランジスタ７６１のベースと
なるｎ領域、７７５はバイポーラトランジスタ７６２の
ベースとなるｐ領域、７７６は層間絶縁膜、７７７はバ
イポーラトランジスタ７６１のコレクタ電極、７７８は
バイポーラトランジスタ７６２のコレクタ電極、７７９
はバイポーラトランジスタ７６１のベース電極、７８０
はバイポラトランジスタ７６２のベース電極、７８１は
バイポーラトランジスタ７６１のエミッタ電極およびバ
イポーラトランジスタ７６２のエミッタ電極、７８２は
パッシベーション膜である。

【０１３７】図２２（ｂ）において、７８３はｐｎｐ型
バイポーラトランジスタ７６１、７８４はｎｐｎ型バイ
ポーラトランジスタ７６２、７８５はバイポーラトラト
ランジスタ７８３のエミッタ電極、７８６はバイポーラ
トランジスタ７８３のベース電極、７８７はバイポーラ
トランジスタ７８３のコレクタ電極およびバイポーラト
ランジスタ７８４のエミッタ電極、７８８はバイポーラ
トランジスタ７８４のベース電極、７８９はバイポーラ
トランジスタ７８４のコレクタ電極である。

【０１３８】本実施例においては、絶縁膜上のｐ⁺層７
１およびｎ⁺層７２が電気的に一つの電極７８１で接続
され、ｐｎｐ型バイポーラトランジスタ７６１のエミッ
タ領域およびｎｐｎ型バイポーラトランジスタ７６２の
エミッタ領域を兼ねているので、隣接するバイポーラト
ランジスタのエミッタとエミッタを接続する際に素子分
離および長い配線を設ける必要がなく、高集積で、低抵
抗、低容量なバイポーラトランジスタ半導体装置を実現
することができる。

【０１３９】本実施例は、隣接するｎｐｎ型バイポーラ
トランジスタのエミッタとｐｎｐ型バイポーラトランジ
スタのエミッタを同一拡散層で形成する例を示したが、
隣接するｎ型ＭＯＳのソースないしはドレインとｐ型Ｍ
ＯＳのソースないしはドレインの形成、隣接するｎｐｎ
型バイポーラトランジスタのコレクタないしはエミッタ
とｐ型ＭＯＳのソースないしはドレインの形成、隣接す
るｐｎｐ型バイポーラトランジスタのコレクタないしは
エミッタとｎ型ＭＯＳのソースないしはドレインの形成
の際に適用しても同様の効果を達成することができる。

【０１４０】（実施例１６）図２３は本発明の第１６の
実施例である。

【０１４１】図２３は、エミッタカップルドロジック回
路の一例であり、ｎｐｎ型バイポーラトランジスタ７９
０、７９１、７９２、７９３、７９４と抵抗７９５、７
９６、７９７、７９８、７９９から構成されている。こ
れらの回路構成素子はすベて絶縁膜上のシリコン層に形
成されている。ここで端子８００が、実施例１３と同様
に、同一のｎ⁺領域から形成され、バイポーラトランジ
スタ７９０および７９１のエミッタ領域とバイポーラト
ランジスタ７９２のコレクタ領域となっている。本実施
例により、従来のバルク型の回路例より約３０％のチッ
プサイズ縮小と、約４０％の動作高速化が達成できた。

【０１４２】（実施例１７）図２４は本発明の第１７の
実施例である。

【０１４３】図２４は、カレントモードロジック回路の
一例であり、ｎｐｎ型バイポーラトランジスタ８０１、
８０２、８０３と抵抗８０４、８０５、８０６とから構
成されている。これらの回路構成素子はすべて絶縁膜上
のシリコン層に形成されている。ここで端子８０７が、
実施例１３と同様に、同一のｎ⁺領域から形成され、バ
イポーラトランジスタ８０１および８０２のエミッタ領
城とバイポーラトランジスタ８０３のコレクタ領域とな
っている。

【０１４４】本実施例により、従来のバルク型の回路例
より約３０％のチップサイズ縮小と約４０％の動作高速
化が達成できた。

【０１４５】（実施例１８）図２５は本発明の第１８の
実施例である。

【０１４６】図２５は、高速増幅回路の一例であり、ｎ
ｐｎ型バイポーラトランジスタ８０８、８０９と抵抗８
１０、８１１と容量８１２とから構成されている。これ
らの回路構成素子はすべて絶縁膜上のシリコン層に形成
されている。ここで端子８１３が、実施例１３と同様
に、同一のｎ⁺領域から形成され、バイポーラトランジ
スタ８０９のエミッタ領域とバイポーラトランジスタ８
０８のコレクタ領域となっている。

【０１４７】本実施例により、従来のバルク型の回路例
より約２０％のチップサイズ縮小と約１５％の動作高速
化が達成できた。

【０１４８】（実施例１９）図２６に本発明の第１９の
実施例を示す。

【０１４９】図２６は、コンプリメンタリバイＣＭＯＳ
回路の一例であり、ｎｐｎ型バイポーラトランジスタ８
１４、８１５とｐ型ＭＯＳ８１６、８１７、ｎ型ＭＯＳ
８１８、８１９とから構成されている。これらの回路構
成素子はすべて絶縁膜上のシリコン層に形成されてい
る。ここで端子８２０が、実施例１５と同様に、同一の
電極で電気的に接続されたｎ⁺領域とｐ⁺領域から形成さ
れ、バイポラトランジスタ８１４のエミッタ領域とバイ
ポーラトランジスタ８１５のエミッタ領域となってい
る。また、端子８２１および８２２が、実施例１５と同
様に、同一の電極で電気的に接続されたｎ⁺領域とｐ⁺領
域から形成され、ＭＯＳトランジスタのソース領域とド
レイン領域となっている。

【０１５０】本実施例により、リングオシレータ、シフ
トレジスタなどを構成したところ、従来のバルク型の回
路例より約４０％のチップサイズ縮小と約５０％の動作
高速化が達成できた。

【０１５１】

【発明の効果】請求項１の発明により、即ちゲート電極
がチャネル領域の一部と接続されており、しかもチャネ
ル領域がソース及びドレイン領域と同じ導電型で且つソ
ース、ドレイン領域よりも低い不純物密度とすることに
より、キャリアの走行を拡散によるものからドリフトに
よるものとすることができ、応答特性に優れた半導体装
置を提供することが可能となる。

【０１５２】また、ゲートとチャネルにコンタクトを取
ることにより、少数キャリア注入がおこり、大電流駆動
が可能となる。また、寄生容量が低減されて、高周波応
答が可能である。

【０１５３】さらに、ＭＯＳプロセスと共用が多くで
き、ＭＯＳトランジスタと同時に集積化が容易である。

【０１５４】請求項１１の本発明によれば、標準ＣＭＯ
Ｓプロセスにベースコンタクト工程とゲートイオン注入
工程を付加するだけの簡単なプロセスでコンプリメンタ
リＢｉＣＭＯＳ半導体装置を形成することができる。ま
た、集積度の高い、コレクタ側の電源電圧の高い、電流
増幅率の高い、高周波遮断周波数の高い横型バイポーラ
トランジスタが実現できる。

【０１５５】請求項１２の発明によれば、隣接するバイ
ポーラトランジスタのコレクタまたはエミッタを接続す
る際に素子分離および配線を設ける必要がなく、高集積
で、高速なバイポーラトランジスタ半導体装置を実現す
ることができる。

【図面の簡単な説明】

【図１】実施例１に係る半導体装置の概念図である。

【図２】実施例２に係る半導体装置の概念図である。

【図３】図１に示したトランジスタの電位分布を示す模
式図である。

【図４】実施例２の半導体装置の電流電圧特性を示すグ
ラフである。

【図５】実施例３に係る半導体装置の概念図である。

【図６】実施例４に係る半導体装置の概念図である。

【図７】実施例５に係る半導体装置の概念図である。

【図８】実施例６に係る半導体装置の概念図である。

【図９】本発明の第７の実施例を示す概略平面図であ
る。

【図１０】本発明の第７の実施例を示す概略断面図であ
る。

【図１１】本発明の第１の実施例のプロセスフローを示
す図である。

【図１２】本発明の第７の実施例の等価回路を示す回路
図である。

【図１３】第７の実施例の変形例を示す概略断面図であ
る。

【図１４】本発明の第８の実施例を示す概略図である。

【図１５】本発明の第９の実施例を示す概略平面図であ
る。

【図１６】第９の実施例の変形例を示す概略図である。

【図１７】本発明の第１０の実施例を示す概略図であ
る。

【図１８】本発明の第１１の実施例を示す概略図及び等
価回路図である。

【図１９】本発明の第１２の実施例の等価回路を示す回
路図である。

【図２０】本発明の第１３の実施例を示す概略断面図及
びその等価回路を示す図である。

【図２１】本発明の第１４の実施例を示す概略断面図及
びその等価回路を示す図である。

【図２２】本発明の第１５の実施例の断面構造図及びそ
の等価回路を示す図である。

【図２３】本発明の第１６の実施例を示す回路図であ
る。

【図２４】本発明の第１７の実施例を示す回路図であ
る。

【図２５】本発明の第１８の実施例を示す回路図であ
る。

【図２６】本発明の第１９の実施例をを示す回路図であ
る。

【図２７】従来の横型ｐｎｐバイポーラトランジスタを
示す概念図である。

【図２８】従来のゲート付き横型ｐｎｐバイポーラトラ
ンジスタを示す概念図である。

【図２９】従来のＢｉＣＭＯＳプロセスのフローを示す
図である。

【図３０】従来の横型ｐｎｐバイポーラトランジスタを
示す概念図である。

【図３１】従来の縦型バイポーラトランジスタを示す概
略図である。

【図３２】従来の横型バイポーラトランジスタを示す概
略図である。

【図３３】従来のＳＯＩ横型バイポーラトランジスタを
示す概略図である。

【図３４】実施例７の横型バイポーラトランジスタの等
価回路図である。

【図３５】ベース電位及びコレクタ電流の時間変化を示
すグラフである。

【図３６】実施例７のパルス特性を示すグラフである。

【図３７】従来のスピードアップコンデンサを用いた回
路図である。

【符号の説明】

１ ｐ型シリコン基体、 ２ 絶縁層、 ３ チャネル領域、 ４ ソース、ドレイン領域、 ５ ゲート絶縁膜、 ６ ゲート電極、 ７ ｐ（ｎ）領域、 ８ ｐ⁺（ｎ⁺）領域、 １０ ｐ⁺半導体領域、 ２１ ｎｐｎ型バイポーラトランジスタ、 ２２ ｐｎｐ型バイポーラトランジスタ、 ２３ ｎ型ＭＯＳトランジスタ、 ２４ ｐ型ＭＯＳトランジスタ、 ２５ シリコン基体、 ２６ 絶縁膜、 ２７、２７’ ｐ型シリコン層、 ２８、２８’、２８’’、２８’’’ 選択酸化（ＬＯ
ＣＯＳ）層端、 ２９ 選択酸化層、 ３０、３０’ ｎウェル領域、 ３１ ゲート酸化膜、 ３２、３２’、３２’’、３２’’’ ベースコンタク
ト、 ３３、３３’’ ｐ型ポリシリコン層、 ３３’、３３’’’ｎ型ポリシリコン層、 ３４、３４’、３４’’、３４’’’ｎ⁺型拡散領域、 ３５、３５’、３５’’、３５’’’ ｐ⁺型拡散領
域、 ３６ 層間絶縁膜、 ３７、３７’、３７’’、３８、３８’、３８’’、３
９、３９’、３９’’、４０、４０’、４０’’ コン
タクト、 ４１、４２ エミッタ電極、 ４１’、４２’ コレクタ電極、 ４１”、４２” ベース電極、 ４３、４４ ソース電極、 ４３’、４４’ ドレイン電極、 ４３”、４４” ゲート電極、 ４５ パッシベーション膜、 １００、２００ 層間絶縁膜、 ３００ 配線、 ５００、６００ コンタクトホール、 ７０１、７２１ 第１のｎｐｎ型バイポーラトランジス
タ、 ７０２、７２２ 第２のｎｐｎ型バイポーラトランジス
タ、 ７０３ シリコン基体、 ７０４ 絶縁膜、 ７０５、７０５’ ｎ^-型シリコン層、 ７０６ 選択酸化層、 ７０７ ゲート酸化膜、 ７０８、７０９ ベース電極となるｐ型ポリシリコン
層、 ７１０ ｎ⁺領域、 ７１１ コレクタおよびエミッタｎ⁺領域、 ７１２ ｎ⁺領域、 ７１３ ｐ領域、 ７１４ ｐ領域、 ７１５ 層間絶縁膜、 ７１６ エミッタ電極、 ７１７ コレクタ電極、 ７１８、７１９ ベース電極、 ７２０ パッシベーション膜。 ７２１ 第１のバイポーラトランジスタ７０１のエミッ
タ電極、 ７２１ 第１のバイポーラトランジスタ７０１のエミッ
タ電極、 ７２２ 第２のバイポーラトランジスタ７０２のエミッ
タ電極、 ７２３ 第１のバイポーラトランジスタのエミッタ電
極、 ７２４ 第１のバイポーラトランジスタのベース電極、 ７２５ 第１のバイポーラトランジスタのコレクタ電極
および第２のバイポーラトランジスタのエミッタ電極、 ７２６ 第２のバイポーラトランジスタのベース電極、 ７２７ 第２のバイポーラトランジスタのコレクタ電
極、 ７３１ 第１のｐｎｐ型バイポーラトランジスタ、 ７３２ 第２のｐｎｐ型バイポーラトランジスタ、 ７３３ シリコン基体、 ７３４ 絶縁膜、 ７３５、７３５’ 絶縁膜７３４上に形成されたｐ^-型
シリコン層、 ７３６ 選択酸化層、 ７３７ ゲート酸化膜、 ７３８ 第１のバイポーラトランジスタ７３１のベース
電極となるｎ型ポリシリコン層、 ７３９ 第２のバイポーラトランジスタ７３２のべース
電極となるｎ型ポリシリコン層、 ７４０ 第１のバイポーラトランジスタ７３１のエミッ
タとなるｐ⁺領域、 ７４１ 第１のバイポーラトランジスタ７３１のコレク
タおよび第２のバイポーラトランジスタ７３２のエミッ
タとなるｐ⁺領域、 ７４２ 第２のバイポーラトランジスタ７３２のコレク
タとなるｐ⁺領域、 ７４３ 第１のバイポーラトランジスタ７３１のベース
となるｎ領域、 ７４４ 第２のバイポーラトランジスタ７３２のべース
となるｎ領域、 ７４５ 層間絶緑膜、 ７４６ 第１のバイポーラトランジスタ７３１のエミッ
タ電極、 ７４７ 第２のバイポーラトランジスタ７３２のコレク
タ電極、 ７４８ 第１のバイポーラトランジスタ７３１のべース
電極、 ７４９ 第２のバイポーラトランジスタ７３２のべース
電極、 ７５０ バッシベーション膜、 ７５１ 第１のｐｎｐ型バイポーラトランジスタ７３１
のエミッタ電極、 ７５２ 第２のｐｎｐ型バイポーラトランジスタ７３２
のエミッタ電極、 ７５３ 第１のバイポーラトランジスタのエミッタ電
極、 ７５４ 第１のバイポーラトランジスタのべース電極、 ７５５ 第１のバイポーラトランジスタのコレクタ電極
および第２のバイポーラトランジスタのエミッタ電極、 ７５６ 第２のバイポーラトランジスタのベース電極、 ７５７ 第２のバイポーラトランジスタのコレクタ電
極、 ７６１ ｐｎｐ型バイポーラトランジスタ、 ７６２ ｎｐｎ型バイポーラトランジスタ、 ７６３ シリコン基体、 ７６４ 絶縁膜、 ７６５、７６５’ 絶縁膜７６４上に形成されたｎ^-型
シリコン層、 ７６６ 選択酸化層、 ７６７ ゲート酸化膜、 ７６８ バイポーラトランジスタ７６１のべース電極と
なるｎ型ポリシリコン層、 ７６９ バイポーラトランジスタ７６２のベース電極と
なるｐ型ポリシリコン層、 ７７０ バイポーラトランジスタ７６１のコレクタとな
るｐ⁺領域、 ７７１ バイポーラトランジスタ７６１のエミッタとな
るｐ⁺領域、 ７７２ バイポーラトランジスタ７６２のエミッタとな
るｎ⁺領域、 ７７３ バイポーラトランジスタ７６２のコレクタとな
るｎ⁺領城、 ７７４ バイポーラトランジスタ７６１のベースとなる
ｎ領域、 ７７５ バイポーラトランジスタ７６２のベースとなる
ｐ領域、 ７７６ 層間絶縁膜、 ７７７ バイポーラトランジスタ７６１のコレクタ電
極、 ７７８ バイポーラトランジスタ７６２のコレクタ電
極、 ７７９ バイポーラトランジスタ７６１のベース電極、 ７８０ バイポラトランジスタ７６２のベース電極、 ７８１ バイポーラトランジスタ７６１のエミッタ電極
およびバイポーラトランジスタ７６２のエミッタ電極、 ７８２ パッシベーション膜、 ７８３ ｐｎｐ型バイポーラトランジスタ７６１のエミ
ッタ電極、 ７８４ ｎｐｎ型バイポーラトランジスタ７６２のエミ
ッタ電極、 ７８５ バイポーラトラトランジスタ７８３のエミッタ
電極、 ７８６ バイポーラトランジスタ７８３のベース電極、 ７８７ バイポーラトランジスタ７８３のコレクタ電極
およびバイポーラトランジスタ７８４のエミッタ電極、 ７８８ バイポーラトランジスタ７８４のベース電極、 ７８９ バイポーラトランジスタ７８４のコレクタ電
極、 ７９０、７９１、７９２、７９３、７９４ ｎｐｎ型バ
イポーラトランジスタ ７９５、７９６、７９７、７９８、７９９ 抵抗 ８００ 端子 ８０１、８０２、８０３ ｎｐｎ型バイポーラトランジ
スタ ８０４、８０５、８０６ 抵抗 ８０７ 端子 ８０８、８０９ ｎｐｎ型バイポーラトランジスタ ８１０、８１１ 抵抗 ８１２ 容量 ８１３ 端子 ８１４、８１５ ｎｐｎ型バイポーラトランジスタ ８１６、８１７ ｐ型ＭＯＳ ８１８、８１９ ｎ型ＭＯＳ ８２０、８２１、８２２ 端子、 １００１ エミッタ電極、 １００２ ベ−ス電極、 １００３ ベ−ス、 １００４ コレクタ、 １００５ コレクタ電極。

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 7377−4Ｍ Ｈ０１Ｌ 29/72 7377−4Ｍ 29/78 ３０１ Ｊ 9056−4Ｍ ３１１ Ｃ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ソース及びドレイン領域と、チャネル領
   域と、ゲート絶縁膜と、ゲート電極と、を有し、該ゲー
   ト電極が該チャネル領域の一部と接続されており、該チ
   ャネル領域が該ソース及びドレイン領域と同じ導電型で
   且つ該ソース及びドレイン領域よりも低い不純物密度を
   有する半導体からなることを特徴とするトランジスタを
   具備した半導体装置。
2. 【請求項２】 前記トランジスタは、絶縁性表面を有す
   る基体上に形成されていることを特徴とする請求項１に
   記載の半導体装置。
3. 【請求項３】 前記ゲート電極は、前記チャネル領域と
   は異なる導電型の接触領域を介して該チャネル領域の一
   部と接続されていることを特徴とする請求項１または２
   に記載の半導体装置。
4. 【請求項４】 ゲート電圧が０の状態で、前記チャネル
   領域の厚みが、該チャネル領域にできる空乏層の厚みと
   同じかそれより薄いことを特徴とする請求項１〜３のい
   ずれか１項に記載の半導体装置。
5. 【請求項５】 前記ゲート電極が複数の箇所で前記チャ
   ネル領域と接続されていることを特徴とする請求項１〜
   ４のいずれか１項に記載の半導体装置。
6. 【請求項６】 前記複数の箇所の間の距離が前記チャネ
   ル領域における少数キャリアの拡散長の２倍よりも短い
   ことを特徴とする請求項５に記載の半導体装置。
7. 【請求項７】 前記複数の箇所の間の距離が前記チャネ
   ル領域における少数キャリアの拡散長よりも短いことを
   特徴とする請求項６に記載の半導体装置。
8. 【請求項８】 前記トランジスタは、前記チャネル領域
   と反対導電型の半導体領域上に形成されていることを特
   徴とする請求項１〜７のいずれか１項に記載の半導体装
   置。
9. 【請求項９】 前記ゲート電極は、前記チャネル領域と
   反対導電型の多結晶半導体で形成されている請求項１〜
   ８のいずれか１項に記載の半導体装置。
10. 【請求項１０】 前記チャネル領域と前記ドレイン領域
    との間には該チャネル領域よりも不純物濃度が高く、該
    ドレイン領域よりも不純物濃度が低い領域が設けられて
    いることを特徴とする請求項１〜９のいずれか１項に記
    載の半導体装置。
11. 【請求項１１】 絶縁基体上に形成されたＭＯＳトラン
    ジスタとバイポーラトランジスタを含む半導体装置にお
    いて、該ＭＯＳトランジスタが該ＭＯＳトランジスタの
    導電型と反対の導電型のゲート電極を有しており、かつ
    該ＭＯＳトランジスタのゲート電極を該ＭＯＳトランジ
    スタのゲート下の領域にコンタクト領域を介して電気的
    に接続してベース電極とした横型バイポーラトランジス
    タが形成されていることを特徴とする半導体装置。
12. 【請求項１２】 前記横型バイポーラトランジスタにお
    いて、ベース・エミッタ間の容量Ｃ_ＢＥ、前記ＭＯＳト
    ランジスタのゲート部とベース間の容量Ｃ_１とベース電
    極に電源電圧を印加した時のベース・エミッタ電圧Ｖ
    _ＢＥ０、及び入力信号振幅Ｖ_INHは、 （Ｃ_１×Ｖ_INH）／（Ｃ_BE＋Ｃ_１） ≧ Ｖ_BE0 の関係を満たすことを特徴とする請求項１１に記載の半
    導体装置。
13. 【請求項１３】 絶縁基体上に形成されたトランジスタ
    を少なくとも２つ以上含む半導体装置において、前記ト
    ランジスタの内、第１のトランジスタのコレクタ、エミ
    ッタ、ソースまたはドレインの少なくとも１つと、それ
    に隣接する第２のトランジスタのコレクタ、エミッタ、
    ソースまたはドレインの少なくとも１つとが同一の拡散
    領域から形成されているか、または、同一の電極コンタ
    クト領域を介して電気的に接続されていることを特徴と
    する半導体装置。