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KR20210117186A - 반도체 디바이스 및 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스 제조 방법 Download PDF

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Publication number
KR20210117186A
KR20210117186A KR1020210033946A KR20210033946A KR20210117186A KR 20210117186 A KR20210117186 A KR 20210117186A KR 1020210033946 A KR1020210033946 A KR 1020210033946A KR 20210033946 A KR20210033946 A KR 20210033946A KR 20210117186 A KR20210117186 A KR 20210117186A
Authority
KR
South Korea
Prior art keywords
substrate
interconnect
dielectric
electronic component
conductive structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210033946A
Other languages
English (en)
Inventor
김진영
도원철
이상현
이지훈
유지연
Original Assignee
앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디. filed Critical 앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디.
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Abstract

일 예에서, 반도체 디바이스는 제 1 유전체 구조; 및 제 1 유전체 구조를 관통하고 하나 이상의 제 1 전도성 재분배 층을 포함하는 제 1 전도성 구조;를 포함하는 제 1 재배선 층(RDL) 기판: 제 1 RDL 기판 위에, 제 1 전도성 구조와 결합된 전자 부품; 제 1 RDL 기판의 상면 위에, 전자 부품이 내부에 있도록 하는 몸체; 몸체 위의 제 2 유전체 구조; 및 제 2 유전체 구조를 관통하고 하나 이상의 제 2 전도성 재분배 층을 포함하는 제 2 전도성 구조;를 포함하는 제 2 RDL 기판: 및 제 1 전도성 구조와 제 2 전도성 구조 사이에 결합된 내부 상호 연결부를 포함한다. 다른 예 및 관련 방법도 여기에 개시되어 있다.

Description

반도체 디바이스 및 반도체 디바이스 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 출원은 2020년 3월 17일에 출원된 출원번호 16/821,899, 문서번호 CK-024(펜딩중)의 연속이다. 상기 출원번호 16/821,899는 그 전체가 본원에 참조로 포함된다.
본 개시 내용은 일반적으로 전자 디바이스에 관한 것으로, 특히 반도체 디바이스 및 반도체 디바이스 제조 방법에 관한 것이다.
이전의 반도체 패키지와 반도체 패키지를 형성하는 방법은 부적절하다. 예를 들어 과도한 비용, 신뢰성 감소, 상대적으로 낮은 성능 또는 너무 큰 패키지 크기로 이어진다. 종래 및 전통적인 접근법의 추가 제한 및 단점은 이러한 접근법을 본 개시 내용과 비교하고 도면을 참조함으로써 당업자에게 명백해질 것이다.
본 개시 내용의 해결하고자 하는 과제는 일반적으로 전자 디바이스를 제공하기 위한 것으로, 특히 반도체 디바이스 및 반도체 디바이스 제조 방법을 제공하는데 있다.
[양태 1]
제 1 유전체 구조; 및
제 1 유전체 구조를 관통하고 하나 이상의 제 1 전도성 재분배 층을 포함하는 제 1 전도성 구조;를 포함하는 제 1 재배선 층(RDL) 기판:
제 1 RDL 기판 위에, 제 1 전도성 구조와 결합된 전자 부품;
제 1 RDL 기판의 상면 위에, 전자 부품이 내부에 있도록 하는 몸체;
몸체 위의 제 2 유전체 구조; 및
제 2 유전체 구조를 관통하고 하나 이상의 제 2 전도성 재분배 층을 포함하는 제 2 전도성 구조;를 포함하는 제 2 RDL 기판: 및
제 1 전도성 구조와 제 2 전도성 구조 사이에 결합된 내부 상호 연결부를 포함하는, 반도체 디바이스를 개시한다.
[양태 2]
양태 1에 있어서
전자 부품과 제 1 RDL 기판의 상면 사이에 있는 언더필을 더 포함하는, 반도체 디바이스를 개시한다.
[양태 3]
양태 1에 있어서,
몸체는 제 2 RDL 기판의 하면과 전자 부품의 상면 사이에서 연장되는, 반도체 디바이스를 개시한다.
[양태 4]
양태 1에 있어서,
전자 부품과 제 2 RDL 기판의 하면 사이에 접착제를 더 포함하고, 접착제는 전자 부품의 상면과 측면을 덮는, 반도체 디바이스를 개시한다.
[양태 5]
양태 1에 있어서,
제 1 전도성 구조는 트레이스 및 하향 비아를 포함하는 전도성 경로를 포함하는, 반도체 디바이스를 개시한다.
[양태 6]
양태 5에 있어서,
제 2 전도성 구조는 트레이스 및 상향 비아를 포함하는 전도성 경로를 포함하는, 반도체 디바이스를 개시한다.
[양태 7]
양태 1에 있어서,
제 2 전도성 구조는 트레이스 및 상향 비아를 포함하는 전도성 경로를 포함하는, 반도체 디바이스를 개시한다.
[양태 8
양태 1에 있어서,
제 1 유전체 구조 및 제 2 유전체 구조는 코어리스(coreless)인, 반도체 디바이스를 개시한다.
[양태 9]
양태 1에 있어서,
제 1 RDL 기판은 몸체와, 캐비티를 정의하고 전자 부품을 경계로 하는 몸체의 내부 측벽을 포함하는 캐비티 기판인, 반도체 디바이스를 개시한다.
[양태 10]
양태 9에 있어서,
몸체의 내부 측벽 중 하나와 전자 부품의 측벽 사이에 갭이 정의되는, 반도체 디바이스를 개시한다.
[양태 11]
양태 1에 있어서,
내부 상호 연결부는 금속 코어 볼을 포함하는, 반도체 디바이스를 개시한다.
[양태 12]
양태 1에 있어서,
내부 상호 연결부는 필라를 포함하는, 반도체 디바이스를 개시한다.
[양태 13]
양태 1에 있어서,
제 1 RDL 기판의 하면 상에 있는 추가 전자 부품을 더 포함하되, 추가 전자 부품은 제 1 전도성 구조와 결합되는, 반도체 디바이스를 개시한다.
[양태 14]
하부 기판을 하부 캐리어 상에 제공하되, 하부 기판은 제 1 유전체 구조, 제 1 전도성 구조, 및 하부 기판의 제 1 면에 있는 상부 상호 연결부를 포함하는, 단계;
하부 기판 위에 전자 부품을 제공하되, 전자 부품은 제 1 전도성 구조와 결합되는, 단계;
상부 캐리어 상에 상부 기판을 제공하되, 상부 기판은 제 2 유전체 구조, 제 2 전도성 구조, 및 상부 기판의 제 1 면 상에 있는 하부 상호 연결부를 포함하는, 단계;
하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 하나와 결합된 내부 상호 연결부를 제공하는 단계;
하부 기판 위에 상부 기판을 제공하되, 상부 기판은 하부 기판에 대해 반전되는, 단계;
내부 상호 연결부를 하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 다른 하나에 결합하는 단계;
하부 기판과 상부 기판 사이에 몸체를 제공하되, 전자 부품이 몸체 내에 있는, 단계;
상부 캐리어와 하부 캐리어를 제거하는 단계; 및
상부 기판, 하부 기판 및 몸체를 통해 싱귤레이션하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 개시한다.
[양태 15]
양태 14에 있어서,
상부 캐리어를 제거하기 전에:
하부 캐리어를 제거하는 단계; 및
하부 기판의 하면 상에 외부 상호 연결부를 제공하여 제 1 전도성 구조와 결합하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 개시한다.
[양태 16]
양태 14에 있어서,
몸체를 제공하기 전에 전자 부품의 상면과 상부 기판의 제 1 면 사이에 접착제를 제공하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 개시한다.
[양태 17]
하부 기판을 하부 캐리어 상에 제공하되, 하부 기판은 제 1 유전체 구조, 제 1 전도성 구조, 및 하부 기판의 제 1 면에 있는 상부 상호 연결부를 포함하는, 단계;
하부 기판 위에 전자 부품을 제공하되, 전자 부품은 제 1 전도성 구조와 결합되는, 단계;
상부 캐리어 상에 상부 기판을 제공하되, 상부 기판은 제 2 유전체 구조, 제 2 전도성 구조, 및 상부 기판의 제 1 면 상의 하부 상호 연결부를 포함하는, 단계;
하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 하나와 결합된 내부 상호 연결부를 제공하는 단계;
제 1 상부 기판 유닛을 정의하기 위해 상부 기판 및 상부 캐리어를 통해 싱귤레이션하는 단계;
전자 부품 및 하부 기판 위에 제 1 상부 기판 유닛을 제공하는 단계;
내부 상호 연결부를 하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 다른 하나와 결합하는 단계;
하부 기판과 제 1 상부 기판 유닛 사이에 몸체를 제공하되, 전자 부품이 몸체 내에 있고, 몸체는 제 1 상부 기판 유닛의 주변을 덮는, 단계;
상부 캐리어와 하부 캐리어를 제거하는 단계; 및
제 1 상부 기판 유닛, 하부 기판 및 몸체를 싱귤레이션하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 개시한다.
[양태 18]
양태 17에 있어서,
하부 캐리어를 제거하기 전에,
제 1 상부 기판 유닛으로부터 상부 캐리어를 제거하는 단계; 및
제 1 상부 기판 유닛 위에 추가 캐리어를 제공하는 단계;
하부 캐리어를 제거한 후;
하부 기판의 하면에 외부 상호 연결부를 제공하는 단계; 및
제 1 상부 기판 유닛, 하부 기판 및 몸체의 싱귤레이션을 수행하기 전에 추가 캐리어를 제거하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 개시한다.
[양태 19]
양태 17에 있어서,
하부 기판의 하면에 추가 전자 부품을 제공하되, 추가 전자 부품은 제 1 전도성 구조와 결합되는, 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 개시한다.
[양태 20]
양태 17에 있어서,
제 1 상부 기판 유닛, 하부 기판 및 몸체를 싱귤레이션하는 단계는:
제 1 상부 기판 유닛의 주변을 따라 부분적으로 톱질하는 단계, 그리고 그후에,
몸체와 하부 기판을 통해 싱귤레이이션하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 개시한다.
[양태 21]
제 1 전도성 구조;
제 1 전도성 구조 위에 있고, 제 1 몸체에 캐비티를 정의하는 내부 측벽을 포함하는 제 1 몸체;
제 1 몸체 위의 제 1 인터페이스 유전체; 및
제 1 몸체 및 제 1 인터페이스 유전체 내에 있고, 제 1 전도성 구조와 결합되는 제 1 내부 상호 연결부;를 포함하는 제 1 기판:
제 2 인터페이스 유전체;
제 2 인터페이스 유전체 위의 제 2 몸체; 및
제 2 몸체 위에 있고, 제 2 몸체 및 제 2 인터페이스 유전체에 제 2 내부 상호 연결부를 포함하는 제 2 전도성 구조;를 포함하는 제 1 기판 위의 제 2 기판; 및
캐비티 내의 전자 부품;을 포함하고,
제 2 내부 상호 연결부는 제 1 내부 상호 연결부와 결합되는, 반도체 디바이스를 개시한다.
[양태 22]
양태 21에 있어서,
제 1 내부 상호 연결부의 일면은 제 1 인터페이스 유전체의 일면과 동일 평면 상에 있는, 반도체 디바이스를 개시한다.
[양태 23]
양태 21에 있어서,
제 2 내부 상호 연결부의 일면은 제 2 인터페이스 유전체의 일면과 동일 평면 상에 있는, 반도체 디바이스를 개시한다.
[양태 24]
양태 21에 있어서,
제 1 내부 상호 연결부의 상면은 제 2 내부 상호 연결부의 하면과 접촉하는, 반도체 디바이스를 개시한다.
[양태 25]
양태 21에 있어서,
제 1 내부 상호 연결부와 제 2 내부 상호 연결부 사이에 상호 연결 재료를 더 포함하는, 반도체 디바이스를 개시한다.
[양태 26]
양태 25에 있어서,
제 1 내부 상호 연결부의 일면은 제 1 인터페이스 유전체의 일면으로부터 리 세스(recessed)되고, 상호 연결 재료는 제 1 인터페이스 유전체로 연장되어 제 1 내부 상호 연결부와 접촉하는, 반도체 디바이스를 개시한다.
[양태 27]
양태 25에 있어서,
제 2 내부 상호 연결부의 일면은 제 2 인터페이스 유전체의 일면으로부터 리 세스(recessed)되고, 상호 연결 재료는 제 2 인터페이스 유전체로 연장되어 제 2 내부 상호 연결부와 접촉하는, 반도체 디바이스를 개시한다.
[양태 28]
양태 21에 있어서,
제 1 내부 상호 연결부는 제 1 몸체로부터 제 1 인터페이스 유전체로 돌출되는, 반도체 디바이스를 개시한다.
[양태 29]
양태 21에 있어서,
제 2 내부 상호 연결부는 제 2 몸체로부터 제 2 인터페이스 유전체로 돌출되는, 반도체 디바이스를 개시한다.
[양태 30]
양태 21에 있어서,
제 1 몸체는 제 1 무기 재료를 포함하고, 제 1 인터페이스 유전체는 제 1 무기 재료와 상이한 제 2 무기 재료를 포함하는, 반도체 디바이스를 개시한다.
[양태 31]
양태 21에 있어서,
제 1 인터페이스 유전체는 제 2 인터페이스 유전체와 접촉하는, 반도체 디바이스를 개시한다.
[양태 32]
양태 21에 있어서,
제 2 인터페이스 유전체는 제 1 인터페이스 유전체 및 전자 부품과 접촉하는, 반도체 디바이스를 개시한다.
[양태 33]
양태 21에 있어서,
제 1 몸체는 실리콘을 포함하는, 반도체 디바이스를 개시한다.
[양태 34]
양태 21에 있어서,
제 1 몸체는 유리를 포함하는, 반도체 디바이스를 개시한다.
[양태 35]
제 21 전도성 구조;
제 1 전도성 구조 위의 제 1 몸체;
제 1 몸체 위의 제 1 인터페이스 유전체; 및
제 1 몸체 및 제 1 인터페이스 유전체 내에 있고, 제 1 전도성 구조와 결합된 제 1 내부 상호 연결부;를 포함하는 제 1 기판:
제 2 인터페이스 유전체;
제 2 인터페이스 유전체 위의 제 2 몸체;
제 2 몸체 위에 있고, 제 2 몸체 및 제 2 인터페이스 유전체 내에 있는 제 2 내부 상호 연결부를 포함하는 제 2 전도성 구조;를 포함하는 제 1 기판 위의 제 2 기판;
제 1 몸체의 전자 부품; 및
제 1 내부 상호 연결부 및 제 2 내부 상호 연결부와 결합된 상호 연결 재료를 포함하는, 반도체 디바이스를 개시한다.
[양태 36]
양태 35에 있어서,
제 1 내부 상호 연결부는 제 1 인터페이스 유전체에 부분적으로 리세스되고, 상호 연결 재료는 제 1 인터페이스 유전체에 부분적으로 있는, 반도체 디바이스를 개시한다.
[양태 37]
양태 35에 있어서,
제 2 내부 상호 연결부는 제 2 인터페이스 유전체에 부분적으로 리세스되고, 상호 연결 재료는 제 2 인터페이스 유전체에 부분적으로 있는, 반도체 디바이스를 개시한다.
[양태 38]
제 1 전도성 구조, 제 1 전도성 구조 위의 제 1 몸체를 포함하고, 제 1 몸체의 캐비티를 정의하는 내부 측벽, 제 1 몸체 위의 제 1 인터페이스 유전체, 및 제 1 몸체 및 제 1 인터페이스 유전체 내에 있고 제 1 전도성 구조와 결합된 제 1 내부 상호 연결부를 포함하는 제 1 기판을 제공하는 단계;
제 2 인터페이스 유전체, 제 2 인터페이스 유전체 위에 제 2 몸체, 및 제 2 몸체 위에 제 2 전도성 구조를 포함하고, 제 2 몸체 및 제 2 인터페이스 유전체 내에 있는 제 2 내부 상호 연결부를 포함하는, 제 1 기판 위에 제 2 기판을 제공하는 단계;
캐비티에 전자 부품을 제공하는 단계; 및
제 2 내부 상호 연결부를 제 1 내부 상호 연결부와 결합하는 단계를 포함하는, 방법을 개시한다.
[양태 39]
양태 38에 있어서,
제 1 내부 상호 연결부의 상면은 제 2 내부 상호 연결부의 하면과 접촉하는, 방법을 개시한다.
[양태 40]
양태 38에 있어서,
결합 이전에 제 2 내부 상호 연결부와 제 1 내부 상호 연결부의 사이에 상호 연결 재료를 제공하는 단계를 더 포함하는, 방법을 개시한다.
본 개시 내용은 일반적으로 전자 디바이스를 제공하며, 특히 반도체 디바이스 및 반도체 디바이스 제조 방법을 제공한다.
도 1은 예시적인 반도체 디바이스의 단면도를 도시한다.
도 2a 내지 2l은 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법의 단면도를 도시한다.
도 3a 내지 3i는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법의 단면도를 도시한다.
도 4는 예시적인 반도체 디바이스의 단면도를 도시한다.
도 5는 예시적인 반도체 디바이스의 단면도를 도시한다.
도 6a 내지 6q는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법의 단면도를 도시한다.
도 7은 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법의 단면도를 도시한다.
도 8은 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법의 단면도를 도시한다.
도 9a 내지 9d는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 구조의 단면도를 도시한다.
도 10a 내지 10d는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 구조의 단면도를 도시한다.
다음의 논의는 반도체 디바이스의 다양한 예 및 반도체 디바이스를 제조하는 방법을 제공한다. 이러한 예는 비 제한적이며, 첨부된 청구 범위는 개시된 특정 예에 제한되지 않아야한다. 다음 설명에서 "예" 및 "e.g."라는 용어는 비 제한적이다.
도면은 일반적인 구성 방식을 도시하고, 잘 알려진 특징 및 기술의 설명 및 세부 사항은 본 개시를 불필요하게 모호하게 하지 않기 위해 생략될 수 있다. 또한, 도면의 구성 요소가 반드시 축척대로 그려지는 것은 아니다. 예를 들어, 도면에서 일부 구성 요소의 치수는 본 개시에서 논의된 예의 이해를 돕기 위해 다른 구성 요소에 비해 과장될 수 있다. 다른 도면에서 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
용어 "또는"은 목록에서 "또는"에 의해 결합된 임의의 하나 이상의 항목을 의미한다. 예를 들어, "x 또는 y"는 3 요소 세트 {(x),(y),(x, y)}중 임의의 요소를 의미한다. 다른 예로서, "x, y 또는 z"는 7 요소 세트 {(x),(y),(z),(x, y),(x, z),(y, z),(x, y, z)}중 임의의 요소를 의미한다.
"포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)" 또는 "포함하는(including)"이라는 용어는 "개방형" 용어이며 명시된 특징의 존재를 명시하지만 하나 이상의 다른 특징의 존재 또는 추가를 배제하지는 않는다. 용어 "제1", "제2" 등은 본 명세서에서 다양한 구성 요소를 설명하기 위해 사용될 수 있으며, 이들 구성 요소는 이들 용어에 의해 제한되지 않아야 한다. 이러한 용어는 하나의 구성 요소를 다른 구성 요소와 구별하기 위해서만 사용된다. 따라서, 예를 들어, 본 개시에서 논의된 제1구성 요소는 본 개시의 교시를 벗어나지 않으면서 제2구성 요소로 지칭될 수 있다.
달리 명시되지 않는 한, 용어 "결합된(연결된)"은 서로 직접 접촉하는 2개의 구성 요소를 설명하거나 하나 이상의 다른 구성 요소에 의해 간접적으로 결합된(연결된) 2개의 구성 요소를 설명하는 데 사용될 수 있다. 예를 들어, 구성 요소 A가 구성 요소 B에 결합되면, 구성 요소 A는 구성 요소 B와 직접 접촉하거나 개재 구성 요소 C에 의해 구성 요소 B에 간접적으로 연결될 수 있다. 유사하게, 용어 "상에(over)" 또는 "상(on)"은 서로 직접 접촉하는 2개의 구성 요소를 설명하거나 하나 이상의 다른 구성 요소에 의해 간접적으로 연결된 2개의 구성 요소를 설명하는데 사용될 수 있다.
한 예에서, 반도체 디바이스는 제 1 유전체 구조 및 제 1 유전체 구조를 통과하는 제 1 전도성 구조를 포함하고 하나 이상의 제 1 전도성 재분배(또는 재배선으로 지칭될 수 있음) 층을 포함하는 제 1 재배선(또는 재분배로 지칭될 수 있음) 층(RDL) 기판; 제 1 RDL 기판 위의 전자 부품- 전자 부품은 제 1 전도성 구조와 결합됨-; 제 1 RDL 기판의 상부면 위의 몸체(또는 몸체로 지칭될 수 있음)-전자 부품은 몸체 내에 있음-; 몸체 위의 제 2 유전체 구조, 및 제 2 유전체 구조를 통과하는 제 2 전도성 구조를 포함하고 하나 이상의 제 2 전도성 재분배 층을 포함하는 제 2 RDL 기판; 및 제 1 전도성 구조와 제 2 전도성 구조 사이에 결합된 내부 상호 연결부(접속부 또는 인터커넥트로 지칭될 수 있음)를 포함할 수 있다.
또 다른 예에서, 반도체 디바이스를 제조하는 방법은 하부 캐리어 상에 하부 기판(또는 하부 기판으로 지칭될 수 있음)을 제공하되, 하부 기판은 제 1 유전체 구조, 제 1 전도성 구조, 및 하부 기판의 제 1 면에서 상부 상호 연결부를 포함함; 하부 기판 위에 전자 부품을 제공하되, 전자 부품은 제 1 전도성 구조와 결합됨; 상부 캐리어 상에 상부 기판을 제공하되, 상부 기판은 제 2 유전체 구조, 제 2 전도성 구조, 및 상부 기판의 제 1 면 상의 하부 상호 연결부를 포함함; 하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 하나와 결합된 내부 상호 연결부를 제공하고; 하부 기판 위에 상부 기판을 제공하되, 상부 기판은 하부 기판에 대해 반전됨; 내부 상호 연결부를 하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 다른 하나에 결합하고; 하부 기판과 상부 기판 사이에 몸체를 제공하되, 전자 부품은 몸체 내에 있음; 상부 캐리어 및 하부 캐리어를 제거하고; 상부 기판, 하부 기판 및 몸체를 통해 싱귤레이션함을 포함할 수 있다.
추가 예에서, 반도체 디바이스를 제조하는 방법은 하부 캐리어 상에 하부 기판을 제공하되, 하부 기판은 제 1 유전체 구조, 제 1 전도성 구조, 및 하부 기판의 제 1 면에서 상부 상호 연결부를 포함함; 하부 기판 위에 전자 부품을 제공하되, 전자 부품은 제 1 전도성 구조와 결합됨; 상부 캐리어 상에 상부 기판을 제공하되, 상부 기판은 제 2 유전체 구조, 제 2 전도성 구조, 및 상부 기판의 제 1 면 상의 하부 상호 연결부를 포함함; 하부 기판의 상부 연결부 또는 상부 기판의 하부 상호 연결부 중 하나와 결합된 내부 상호 연결부를를 제공하고; 제 1 상부 기판 유닛을 정의하기 위해 상부 기판 및 상부 캐리어를 통해 싱귤레이션하고; 전자 부품 및 하부 기판 위에 제 1 상부 기판 유닛을 제공하고; 내부 상호 연결부를 하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 다른 하나와 결합하고; 하부 기판과 제 1 상부 기판 유닛 사이에 몸체를 제공하되, 전자 부품은 몸체 내에 있고, 몸체는 제 1 상부 기판 유닛의 주변을 덮음; 상부 캐리어 및 하부 캐리어를 제거하고; 제 1 상부 기판 유닛, 하부 기판 및 몸체를 싱귤레이션함을 포함할 수 있다.
다른 예가 본 개시에 포함된다. 이러한 예는 도면, 청구 범위 또는 본 개시 내용의 설명에서 찾을 수 있다.
도 1은 예시적인 반도체 디바이스(10)의 단면도를 도시한다. 도 1에 도시된 예에서, 반도체 디바이스(10)는 하부 기판(11), 외부 상호 연결부(12), 전자 부품(14), 몸체(15), 언더필(16), 내부 상호 연결부(18) 및 상부 기판(19)을 포함할 수 있다. 일부 예에서, 반도체 디바이스(10)는 하부 기판(11) 아래에 전자 부품(13)을 더 포함할 수 있다.
하부 기판(11)은 전도성 경로(1111), 상부 상호 연결부(1112) 및 하부 상호 연결부(1113) 및 유전체 구조(112)를 포함하는 전도성 구조(111)를 포함할 수 있다. 전자 부품(14)은 디바이스 상호 연결부(141)를 포함할 수 있다. 상부 기판(19)은 전도성 경로(1911), 상부 상호 연결부를 포함하는 전도성 구조(191)를 포함할 수 있다. 일부 예에서, 다수의 전자 부품(14)이 하부 기판(11)과 상부 기판(19) 사이에 결합될 수 있다. 일부 예에서, 다수의 전자 부품(13)이 하부 기판(11)의 하부에 결합될 수 있다. 일부 예에서, 전자 부품(13)은 하나 이상의 능동 부품 또는 수동 부품을 포함하거나 이로 나타낼 수 있다. 일부 예에서, 전자 부품(14)은 하나 이상의 수동 부품 또는 능동 부품을 포함하거나 이로 나타낼 수 있거나 전자 부품(13)과 유사할 수 있다.
하부 기판(11), 외부 상호 연결부(12), 언더필(16), 내부 상호 연결부(18) 및 상부 기판(19)은 외부 요소 또는 환경 노출로부터 전자 부품(14)을 보호할 수 있는 반도체 패키지로 지칭될 수 있다. 일부 예에서, 반도체 패키지는 외부 디바이스와 외부 상호 연결부 사이에 전기적 결합을 제공할 수 있다. 일부 예에서, 유전체 구조(112) 또는 유전체 구조(192)는 코어가 없을 수 있다(코어리스).
도 2a 내지 2l은 반도체 디바이스(10)를 제조하는 예시적인 방법의 단면도를 도시한다. 도 2a는 제조 초기 단계에서의 반도체 디바이스(10)의 단면도를 도시한다.
도 2a에 도시된 예에서, 하부 기판(11)은 하부 캐리어(11A) 상에 제공될 수 있다. 일부 예에서, 하부 캐리어(11A)는 원형 웨이퍼 또는 직사각형 패널을 포함하거나 이로 지칭될 수 있다. 일부 예에서, 하부 캐리어(11A)는 실리콘, 유리, 세라믹 또는 금속 재료를 포함할 수 있다. 일부 예에서, 하부 기판(11)은 하부 캐리어(11A) 상에 형성될 수 있거나, 미리 형성된 후 하부 캐리어(11A)와 결합될 수 있다.
시드 층(11B)은 하부 캐리어(11A) 상에 위치할 수 있다. 일부 예에서, 시드 층(11B)은 예를 들어 스퍼터링 또는 스프레이에 의해 증착될 수 있다. 일부 예들에서, 티타늄텅스텐(TiW) 서브 층이 먼저 증착될 수 있고, 이어서 구리(Cu) 서브 층이 시드 층(11B)을 정의하기 위해 TiW 서브 층 상에 증착될 수 있다. 시드 층(11B)은 약 0.1㎛ 내지 약 1㎛ 범위의 두께를 가질 수 있다. 시드 층(11B)은 전도성 구조(111)가 도금에 의해 형성될 수 있는 전기적 베이스를 허용할 수 있다.
일부 예에서, 임시 접착제는 하부 캐리어(11A) 상에 위치할 수 있고, 시드 층(11B)은 임시 접착제 상에 형성될 수 있다. 임시 접착제는 열 또는 빛에 의해 분리 가능하도록 구성되어 하부 캐리어(11A)가 후속 공정에서 하부 기판(11)으로부터 제거될 수 있도록 할 수 있다.
유전체 구조(112)는 하나 이상의 유전체 층을 포함할 수 있고 시드 층(11B) 상에 증착될 수 있다. 일부 예에서, 유전체 구조(112)는 스핀 코팅 공정 또는 스프레이 코팅 공정을 사용하여 제공될 수 있거나 사전 형성된 필름으로 적용 또는 도포될 수 있다. 일부 예에서, 유전체 구조(112)는 폴리이미드(PI), 벤조 사이클로부텐(BCB), 또는 폴리벤족사졸(PBO)을 포함하거나 이로 지칭될 수 있다. 유전체 구조(112)는 약 2㎛ 내지 약 20㎛ 범위의 두께를 가질 수 있다.
일부 예들에서, 패터닝된 마스크는 유전체 구조(112) 상에 위치될 수 있고 광은 유전체 구조(112)를 패턴화하기 위해 패터닝된 마스크 내로 조사될 수 있다. 일부 예들에서, 그러한 포토리소그래피 공정은 스테퍼 장비를 사용하여 수행될 수 있다. 유전체 구조(112)의 패턴화된 부분 또는 패턴화되지 않은 부분이 현상됨에 따라, 유전체 구조(112)는 개구를 포함할 수 있다. 개구를 갖는 유전체 구조(112)는 유전체 구조(112)의 개구를 통해 시드 층(11B)의 일부 영역을 노출시키는 마스크로서 사용될 수 있다. 유전체 구조(112)의 개구를 통해 노출된 시드 층(11B)의 일부와 함께, 전류는 유전체 구조(112)의 개구에 전기 도금을 위해 시드 층(11B)을 통해 공급될 수 있다.
전도성 구조(111), 예를 들어 하부 상호 연결부(1113)는 유전체 구조(112)의 개구 내부에 위치된 시드 층(11B) 상에 형성될 수 있다. 하부 상호 연결부(1113)는 패드, 랜드, 언더 범프 금속(UBM) 또는 필라를 포함하거나 이로 지칭될 수 있다. 일부 예들에서, 하부 상호 연결부(1113)는 구리(Cu) 또는 니켈(Ni) 도금, 순차적으로 금(Au) 및 구리(Cu) 도금, 또는 순차적으로 금(Au) 및 니켈(Ni)을 노출된 표면에 도금함으로써 제공될 수 있다. 하부 상호 연결부(1113)는 대략 0.5/0.5/0.5 마이크로미터(μm) 내지 대략 10/10/10 μm 범위의 라인/스페이스/두께를 가질 수 있다. 일부 예에서, 하부 상호 연결부(1113)는 구리(Cu) 용액, 니켈(Ni) 용액 또는 금(Au) 용액을 포함하는 전기 도금 장비를 사용하여 제공될 수 있다. 후속 공정에서, 외부 상호 연결부(12)가 하부 상호 연결부(1113)에 연결될 수 있다.
추가 시드 층(11B), 전도성 경로(1111) 및 전도성 구조(111)의 상부 상호 연결부(1112), 및 유전체 구조(112)의 유전체 층은 전술한 것과 유사한 방식으로 제공될 수 있다. 전도성 경로(1111)는 패턴, 트레이스 또는 비아를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 전도성 경로(1111)는 형제 트레이스(sibling trace) 및 비아를 정의하는 금속 층을 포함할 수 있으며, 비아는 동일한 금속 층의 일부로서 트레이스로부터 연장된다. 본 예에서, 전도성 경로(1111)의 비아는 각각의 형제 트레이스 아래에 위치하거나 각각의 형제 트레이스로부터 하부 기판(11)의 하부 또는 반도체 디바이스(10)의 하부를 향해 아래쪽으로 연장된다는 점에서 하향 비아로 도시된다.
전도성 경로(1111)는 일반적으로 유전체 구조(112)의 각각의 유전체 층 사이의 유전체 구조(112) 내부에 위치할 수 있다. 상부 상호 연결부(1112)는 패드, 랜드, 언더 범프 금속(UBM), 비아, 하향 비아 또는 필라를 포함하거나 그로 지칭될 수 있다. 일부 예에서, 상부 상호 연결부(1112)는 유전체 구조(112)로부터 돌출될 수 있다. 전도성 경로(1111)는 하부 상호 연결부(1113)를 상부 상호 연결부(1112)와 전기적으로 연결할 수 있고, 상부 상호 연결부(1112)는 전자 부품(14)을 전도성 경로(1111)와 전기적으로 연결할 수 있다. 일부 예에서, 결합 재료 예를 들어, 솔더, 땜납 또는 금은 상부 상호 연결부(1112) 상에 추가로 위치할 수 있다. 일부 예에서, 상부 상호 연결부(1112)에 대응하는 개구를 갖는 스텐실이 위치될 수 있고, 솔더 페이스트가 스텐실 상에 위치될 수 있으며, 미리 결정된 양의 솔더 페이스트가 위치될 수 있다. 그 다음 블레이드를 사용하는 후속 압착 공정에 의해 상부 상호 연결부(1112) 상에 위치된다. 일부 예에서, 솔더는 리플로우가 뒤따르는 상부 상호 연결부(1112) 상에 도금될 수 있다. 일부 예에서, 전도성 구조(111) 또는 유전체 구조(112)의 더 많거나 적은 층이 제공될 수 있다.
하부 기판(11)은 단일 하부 캐리어(11A) 상에 위치한 다수의 유닛을 포함할 수 있다. 일부 예에서, 다수의 하부 기판(11) 유닛은 반도체 디바이스(10)의 생산 효율을 증가시키기 위해 스트립 또는 어레이의 형태로 하나의 단일 하부 캐리어(11A) 상에 위치될 수 있다.
일부 예들에서, 하부 기판(11)은 재배선층("RDL") 기판일 수 있다. RDL 기판은 하나 이상의 전도성 재배선층과 하나 이상의 유전층을 포함할 수 있다. 하나 이상의 전도성 재배선층과 하나 이상의 유전층은(a) RDL 기판이 전기적으로 결합되는 전자 디바이스 위에 층별로 형성 또는 제공될 수 있거나,(b) 전자 디바이스와 RDL 기판이 함께 결합된 후에 전체적으로 또는 적어도 부분적으로 제거될 수 있는 캐리어 위에 층별로 형성 또는 제공될 수 있다. RDL 기판는 웨이퍼-레벨 공정에서 원형 웨이퍼 상의 웨이퍼-레벨 기판으로서 또는 패널-레벨 공정에서 직사각형 또는 정사각형 패널 캐리어 상의 패널-레벨 기판으로서 층별로 제조될 수 있다. RDL 기판은 하나 이상의 유전층과 번갈아 적층된 하나 이상의 도전층을 포함할 수 있는 부가적인 빌드업 공정으로 형성 또는 제공될 수 있으며, 하나 이상의 도전층은(a) 전자 디바이스의 풋프린트 밖의 팬-아웃 전기적 트레이스 또는(b) 전자 디바이스의 풋프린트 내의 팬-인 전기적 트레이스를 전체적으로 구성하는 각각의 전도성 재배선 패턴 또는 트레이스로 정의된다. 전도성 패턴은 예를 들어, 전해 도금 공정 또는 무전해 도금 공정과 같은 도금 공정을 사용하여 형성 또는 제공될 수 있다. 전도성 패턴은 예를 들어, 구리 또는 다른 도금 가능한 금속과 같이 전기적 전도성 재료를 포함할 수 있다. 전도성 패턴의 위치는 예를 들어, 포토리소그래픽 마스크를 형성 또는 제공하기 위한 포토레지스트 재료 및 포토리소그래피 공정과 같은 포토 패터닝 공정을 사용하여 만들 수 있다. RDL 기판의 유전층은 포토-패터닝 공정으로 패턴화될 수 있으며, 이는 유전층 내의 비아와 같은 원하는 형상의 포토-패턴에 빛이 노출되는 포토리소그래픽 마스크를 포함할 수 있다. 유전층은 예를 들어, 폴리이미드(PI), 벤조사이클로부텐(BCB) 또는 폴리벤조옥사졸(PBO)과 같은 광-한정(photo-definable) 유기 유전체 재료로 만들 수 있다. 이러한 유전체 재료는 미리 형성된 필름으로 부착되기보다는 액체 형태로 방사되거나 그렇지 않으면 코팅될 수 있다. 원하는 광-한정(photo-defined) 형상의 적절한 형성을 허용하기 위해, 이러한 광-한정(photo-definable) 유전체 재료는 구조적 보강제를 생략할 수 있거나, 포토-패터닝 공정으로부터 빛을 방해할 수 있는 가닥, 짜임 또는 다른 입자가 없는, 필러-프리일 수 있다. 일부 예들에서, 필러-프리 유전체 재료의 이러한 필러-프리 특징은 생성된 유전층의 두께의 감소를 허용할 수 있다. 비록, 상술한 광-한정(photo-definable) 유전체 재료는 유기 재료일 수 있으나, 다른 예들에서 RDL 기판의 유전체 재료는 하나 이상의 무기 유전층을 포함할 수 있다. 무기 유전층의 일부 예는 실리콘 질화물(Si3N4), 실리콘 산화물(SiO2) 또는 SiON을 포함할 수 있다. 무기 유전층은 광-한정(photo-defined) 유기 유전체 재료을 사용하는 대신 산화 또는 질화 공정을 사용하여 무기 유전층을 성장시킴으로써 형성 또는 제공될 수 있다. 이러한 무기 유전층은 가닥, 짜임 또는 다른 유사하지 않는 무기 입자가 없는, 필러-프리일 수 있다. 일부 예들에서, RDL 기판는 예를 들어, 비스말레이드 트리아진(BT) 또는 FR4를 포함하는 유전체 재료와 같은 영구적인 코어 구조 또는 캐리어를 생략할 수 있고, 이러한 타입의 RDL 기판는 코어리스 기판으로 지칭될 수 있다.
일부 예들에서, 기판(11)은 사전 제작(pre-formed) 기판일 수 있다. 사전 제작(pre-formed) 기판은 전자 디바이스에 부착되기 전에 제조될 수 있고, 각각의 도전층 사이에 유전층을 포함할 수 있다. 도전층은 구리를 포함할 수 있고, 도금 공정을 사용하여 형성 또는 제공될 수 있다. 유전층은 액체이기 보다는 미리 형성된 필름으로 부착될 수 있는 비교적 두껍고 비광-한정(non-photo-definable) 층일 수 있고, 강성 또는 구조적 지지를 위해 가닥, 짜임 또는 다른 무기 입자와 같은 필러를 갖는 수지를 포함할 수 있다. 유전층은 비광-한정(non-photo-definable)이기 때문에, 비아 또는 오프닝부와 같은 형상이 드릴 또는 레이저를 사용하여 형성 또는 제공될 수 있다. 일부 예들에서, 유전층은 프리프레그 재료 또는 ABF(Ajinomoto Buildup Film)를 포함할 수 있다. 사전 제작(pre-formed) 기판은 예를 들어, 비스말레이드 트리아진(BT) 또는 FR4와 같은 글래스-보강 에폭시 라미네이트 재료를 포함하는 유전체 재료와 같은 영구적인 코어 구조 또는 캐리어를 포함할 수 있고, 유전층 및 도전층은 영구적인 코어 구조 상에 형성 또는 제공될 수 있다. 다른 예들에서, 사전 제작(pre-formed) 기판은 영구적인 코어 구조를 생략하는 코어리스 기판일 수 있고, 유전층 및 도전층은 유전층 및 도전층이 형성된 후와 전자 디바이스가 부착되기 전에 제거되는 희생 캐리어 상에 형성 또는 제공될 수 있다. 사전 제작(pre-formed) 기판은 인쇄 회로 기판(PCB) 또는 라미네이트 기판으로 지칭될 수 있다. 이러한 사전 제작(pre-formed) 기판은 반-가산(semi-additive) 또는 변형-반-가산(modified-semi-additive) 공정을 통해 형성 또는 제공될 수 있다.
일부 예에서, 도 2a에 도시된 바와 같이, 하부 기판(11)은 유전체 구조(112) 및 유전체 구조(112)를 통한 전도성 구조(111)를 포함하는 RDL 기판을 포함할 수 있다. 전도성 구조(111)는 하나 이상의 전도성 재분배(또는 재배선) 층을 포함하는 전도성 경로(1111)를 포함할 수 있다.
도 2b는 다른 제조 단계에서의 반도체 디바이스(10)의 단면도를 도시한다. 도 2b에 도시된 예에서, 전자 부품(14)은 하부 기판(11) 위에 위치될 수 있다. 일부 예에서, 전자 부품(14)은 하부 기판(11)의 상부 상호 연결부(1112)와 결합될 수 있다. 일부 예에서, 전자 부품(14)은 하부 기판(11)과 결합될 수 있다. 일부 예들에서, 전자 부품(14)은 칩, 다이 또는 패키지를 포함할 수 있거나 칩, 다이 또는 패키지로 지칭될 수 있다. 칩 또는 다이는 반도체 웨이퍼로부터 분리된 집적 회로를 포함할 수 있다. 일부 예들에서, 전자 부품(14)은 디지털 신호 프로세서(DSP), 네트워크 프로세서, 전력 관리 유닛, 오디오 프로세서, 무선 주파수(RF) 회로, 무선베이스 밴드 시스템 온 칩(SoC) 프로세서, 센서 또는 ASIC(application specific integrated circuit)을 포함할 수 있다. 일부 예에서, 전자 부품(14)은 하나 이상의 저항, 커패시터 또는 인덕터와 같은 수동 부품을 포함할 수 있다. 전자 부품(14)은 약 20㎛ 내지 약 300㎛ 범위의 두께를 가질 수 있다.
전자 부품(14)은 상부 상호 연결부(1112)와 결합될 수 있는 디바이스 상호 연결부(141)를 포함할 수 있다. 일부 예들에서, 디바이스 상호 연결부(141)는 패드, 필라 또는 범프를 포함할 수 있거나 이로 지칭될 수 있다. 일부 예에서, 디바이스 상호 연결부(141)는 결합 재료를 통해 상부 상호 연결부(1112)에 연결될 수 있다. 일부 예에서, 전자 부품(14)은 매스 리플로우 공정, 열 압축 공정 또는 레이저 어시스트 본딩 공정을 사용하여 상부 상호 연결부(1112)와 결합될 수 있다. 또한, 디바이스 상호 연결부(141)는 대략 1㎛ 내지 대략 50㎛ 범위의 두께를 가질 수 있다.
일부 예에서, 언더필(16)은 하부 기판(11)과 전자 부품(14) 사이에 위치 될 수 있다. 일부 예에서, 언더필(16)은 전자 부품(14)이 하부 기판(11)과 결합된 후에 전자 부품(14)과 하부 기판(11) 사이의 갭으로 주입되거나 흡수될 수 있다. 일부 예들에서, 언더필(16)은 전자 부품(14)이 하부 기판(11)에 연결되기 전에 미리 하부 기판(11) 상에 코팅될 수 있다. 따라서, 디바이스 상호 연결부(141)는 언더필(16)을 통과하여 동시에 하부 기판(11)과 결합될 수 있다. 전자 부품(14)은 언더필(16)을 가압한다. 일부 예에서, 경화 공정은 언더필(16)에 대해 추가로 수행될 수 있다. 일부 경우에, 몸체(15)의 무기 충전제가 전자 부품(14)과 하부 기판(11) 사이의 갭보다 작은 크기를 가질 때, 언더필(16)은 갭으로 연장되는 몸체(15)의 일부, 또는 언더필(16)과 관련된 공정, 예를 들어 충전, 주입, 코팅 또는 경화는 생략할 수 있다.
도 2c는 다른 제조 단계에서의 반도체 디바이스(10)의 단면도를 도시한다. 도 2c에 도시된 예에서, 상부 기판(19)은 시드 층(19B)을 사용하여 상부 캐리어(19A) 위에 형성되거나 위치될 수 있다. 일부 예에서, 상부 캐리어(19A)는 하부 캐리어(11A)와 유사할 수 있다. 일부 예에서, 상부 기판(19)은 재료, 구조 또는 제조 방법의 관점에서 하부 기판(11)과 유사할 수 있다. 상부 기판(19)은 전도성 경로(1911), 상부 상호 연결부(1912) 또는 하부 상호 연결부(1913)를 갖는 전도성 구조(191)를 포함할 수 있으며, 이는 각각의 전도성 경로(1111), 상부 상호 연결부(1112) 또는 하부 상호 연결부(1113)를 갖는 전도성 구조(111)와 유사할 수 있다. 상부 기판(19)은 유전체 구조(112)와 유사한, 하나 이상의 유전체 층을 갖는 유전체 구조(192)를 포함할 수 있다. 일부 예에서, 도 2c에 도시된 상부 기판(19)의 층의 수는 도 2a에 도시된 하부 기판(11)의 층의 수보다 적거나 같거나 클 수 있다. 상부 기판(19)은 하나의 단일 상부 캐리어(19A) 상에 위치한 다수의 유닛을 포함할 수 있다. 일부 예에서, 다수의 상부 기판(19) 유닛은 반도체 디바이스(10)의 생산 효율을 향상시키기 위해 스트립 또는 어레이의 형태로 하나의 단일 상부 캐리어(19A) 상에 위치될 수 있다.
도 2d는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 2d에 도시된 예에서, 내부 상호 연결부(18)는 상부 기판(19) 상에 위치될 수 있다. 일부 예에서, 내부 상호 연결부(18)는 결합 재료를 통해 하부 상호 연결부(1913)에 연결될 수 있다. 내부 상호 연결부(18)는 금속 코어 볼, 필라 또는 솔더 볼을 포함할 수 있거나 이를 포함할 수 있다. 금속 코어 볼의 경우, 상호 연결부(18)는 솔더 코팅(18b)으로 둘러싸인 금속 코어(18a)를 포함할 수 있으며, 여기서 금속 코어(18a)는 솔더 코팅(18b)보다 융점이 더 높은 구리 또는 다른 금속을 포함할 수 있다. 내부 상호 연결부(18)는 대략 50㎛ 내지 대략 300㎛ 범위의 직경을 가질 수 있다. 내부 상호 연결부(18)는 최종 반도체 디바이스(10)에서 하부 기판(11)과 상부 기판(19)을 서로 전기적으로 연결할 수 있다. 일부 예에서, 내부 상호 연결부(18)는 상부 기판(19)이 아닌 하부 기판(11)의 상부 상호 연결부(1112) 상에 위치할 수 있다.
일부 예에서,도 2a 및 2b에 도시된 공정이 수행될 수 있고 도 2c 및 2d에 도시된 공정이 수행될 수 있다. 일부 예들에서, 도 2c 및 2d에 도시된 공정이 수행될 수 있고 도 2a 및 2b에 도시된 공정이 수행될 수 있다. 일부 예에서, 도 2a 및 2b에 도시된 공정 및 도 2c 및 2d에 도시된 공정은 동시에 수행될 수 있다.
도 2e 및 2f는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 2e 및 2f에 도시된 예에서, 상부 기판(19) 및 하부 기판(11)은 서로 결합될 수 있다. 일부 예에서, 상부 기판(19)의 하부 상호 연결부(1913)에 미리 연결된 내부 상호 연결부(18)는 하부 기판(11)의 상부 상호 연결부(1112)와 결합 될 수 있다. 일부 예에서, 상부 기판(19) 및 하부 기판(11)이 결합되기 전에, 하부 기판(11)의 상부 상호 연결부(1112)에 이전에 연결된 내부 상호 연결부(18)가 상부 기판(19)과 하부 기판(11) 사이에 제공될 수 있다. 일부 예에서, 내부 상호 연결부(18)는 하부 기판(11)의 상부 상호 연결부(1112) 또는 상부 기판(19)의 하부 상호 연결부(1913) 중 하나와 결합될 수 있다. 기판(19 및 11)이 결합된 후, 하나의 기판의 상부 또는 하부 상호 연결부와 결합된 내부 상호 연결부(18)는 다른 기판의 대응하는 하부 또는 상부 상호 연결부와 결합될 수 있다. 일부 예에서, 내부 상호 연결부(18)가 사이에 위치한 상부 기판(19)과 하부 기판(11)은 매스 리플로우 공정, 열 압축 공정, 또는 레이저 어시스트 본딩 공정을 사용하여 서로 결합될 수 있다. 일부 예에서, 전자 부품(14)과 상부 기판(19) 사이에 갭이 존재할 수 있다. 일부 예에서, 전자 부품(14)의 상부는 상부 기판(19)의 하부와 접촉할 수 있다.
일부 예에서, 상부 기판(19)은 하부 기판(11) 위에 제공될 수 있으며, 상부 기판(19)은 하부 기판(11)에 대해 반전된다. 기판(19 및 11)이 서로 결합된 상태에서, 전도성 구조(191 및 111)와 같은 각각의 특징, 구성 또는 층의 상대적 배향이 이해될 수 있다. 일부 예에서, 전도성 구조(191)는 먼저 캐리어(19A) 상에 층별로 구축되고(도 2c-2d), 하부 기판(11) 위에 결합되기 전에 뒤집힌다(도 2e-2f). 따라서, 전도성 구조(191 및 111)의 특징의 배향은 서로에 대해 반전된 것으로 간주될 수 있다. 예를 들어, 전도성 구조(111)의 전도성 경로(1111)는 형제 트레이스(1111A) 및 비아(1111B)를 포함할 수 있으며, 비아(1111B)는 동일한 금속 층의 일부로서 트레이스(1111A)로부터 연장된다. 유사하게, 전도성 구조(191)의 전도성 경로(1911)는 동일한 금속 층의 일부로서 트레이스(1911A)로부터 연장되는 비아(1911B)와 함께 형제 트레이스(1911A) 및 비아(1911B)를 포함할 수 있다. 본 예에서, 전도성 경로(1111)의 비아(1111B)는 각각의 형제 트레이스(1111A)로부터 반도체 디바이스(10)의 하부를 향해 아래에 위치하거나 아래로 연장된다는 점에서 하향 비아로 지칭될 수 있다. 반대로, 전도성 경로(1911)의 비아(1911B)는 이들은 각각의 형제 트레이스(1911A)로부터 반도체 디바이스(10)의 상부를 향해 위쪽으로 배치되거나 상부로 연장한다는 점에서 상향 비아로 지칭된다. 일부 예에서, 전도성 구조(111)는 트레이스(1111A)를 포함하고 하향 비아(1111B)를 포함하는 전도성 경로(1111)를 포함한다. 일부 예에서, 전도성 구조(191)는 트레이스(1911A) 및 상향 비아(1911B)를 포함하는 전도성 경로(1911)를 포함한다.
하부 캐리어(11A) 상에 배열된 다수의 하부 기판(11) 유닛은 상부 캐리어(19A) 상에 배열 된 각각의 다수의 상부 기판(19) 유닛에 동시에 결합될 수 있고, 동시에 각각의 캐리어(11 또는 19)에 부착될 수 있다. 이러한 공정은 기판(11)과 기판(19)을 한 번에 하나씩 개별적으로 결합할 필요를 피함으로써 시간과 비용의 경제를 허용한다. 일부 예에서, 이러한 동시 결합은 패널 레벨 공정으로 수행될 수 있는데, 이는 캐리어(11 또는 19)가 웨이퍼 레벨 또는 스트립 레벨 공정으로 가능한 것보다 더 많은 각각의 기판(11 또는 19)의 동시 결합을 수용 할 수 있는 더 큰 면적의 직사각형 패널을 포함할 수 있다.
도 2g는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 2g에 도시된 예에서, 절연체(15)가 상부 기판(19)과 하부 기판(11) 사이에 위치할 수 있다. 몸체(15)는 하부 기판(11)의 상면 위에 있을 수 있다. 일부 예에서, 전자 부품(14)은 몸체(15) 내에 있을 수 있거나 또는 몸체(15)는 적어도 부분적으로 몸체(15)에 의해 둘러싸 일 수 있다. 몸체(15)는 봉지재, 몰드 화합물, 수지 또는 밀봉제를 포함할 수 있거나 이로 지칭될 수 있다. 일부 예에서, 몸체(15)는 실리카와 같은 무기 충전제 입자를 갖는 유기 재료를 포함할 수 있다. 일부 예에서, 몸체(15)는 이송 성형 공정을 사용하여 주입되거나 제공될 수 있다. 따라서, 몸체(15)는 상부 기판(19)과 하부 기판(11) 사이에 존재하는 공간을 채울 수 있다. 일부 예에서, 몸체(15)는 전자 부품(14)의 측면을 덮으면서 상부 기판(19)의 하부 및 하부 기판(11)의 상부에 부착될 수 있다. 언더필(16)은 전자 부품(14)과 하부 기판(11)의 상면 사이에 있을 수 있다. 언더필(16)이 별도로 제공되는 경우, 몸체(15)는 언더필(16)의 노출된 부분도 덮을 수 있다. 일부 예에서, 몸체(15)는 또한 전자 부품(14)과 상부 기판(19) 사이에 존재하는 갭을 덮을 수 있다. 예를 들어, 몸체(15)는 상부 기판(19)의 하면과 전자 부품(14)의 상면 사이에서 연장될 수 있다. 전자 부품(14)의 상부와 상부 기판(19)의 하부가 서로 밀착되고, 전자 부품(14)의 상부와 상부 기판(19)의 하부 사이에 몸체(15)가 생략될 수 있다.
일부 예에서, 상부 기판(19)은 몸체(15) 위에 유전체 구조(192), 및 유전체 구조(192)를 통한 전도성 구조(191)를 포함할 수 있다. 전도성 구조(191)는 하나 이상의 전도성 재분배 층을 포함하는 전도성 경로(1911)를 포함할 수 있다. 내부 상호 연결부(18)는 전도성 구조(111)와 전도성 구조(191) 사이에 결합될 수 있다.
도 2h는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 2h에 도시된 예에서, 하부 캐리어(11A)가 하부 기판(11)으로부터 제거될 수 있다. 일부 예에서, 임시 접착제가 하부 기판(11)과 하부 캐리어(11A) 사이에 위치할 때, 임시 접착제의 접착성은 임시 접착제에 열 또는 예를 들어 레이저 빔과 같은 빛을 가함으로써 제거될 수 있다. 일부 예에서, 하부 캐리어(11A)는 기계적 힘을 사용하여 하부 기판(11)으로부터 제거될 수 있다. 일부 예에서, 하부 캐리어(11A)는 기계적 연마 또는 화학적 에칭 공정을 사용하여 제거될 수 있다. 일부 예에서, 시드 층(11B)은 하부 상호 연결부(1113) 및 하부 기판(11) 상에 위치된 유전체 구조(112)로부터 제거될 수 있다. 일부 예에서, 하부 상호 연결부(1113)의 하부 측에 위치 된 시드 층(11B)은 화학적 에칭 공정을 사용하여 제거될 수 있다. 따라서, 하부 상호 연결부(1113)의 하면은 유전체 구조(112)를 통해 노출 될 수 있다.
도 2i는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 일부 예들에서, 상부 캐리어(19A)를 제거하기 전에, 하부 캐리어(11A)가 제거될 수 있고, 외부 상호 연결부(12)가 하부 기판(11)의 하부 측에 제공될 수 있다. 도 2i에 도시된 예에서, 외부 상호 연결부(12)가 위치되거나 제공될 수 있다 일부 예에서, 외부 상호 연결부(12)는 제 1 전도성 구조체(111)와 결합될 수 있으며, 예를 들어 외부 상호 연결부(12)는 하부 기판(11) 상에 위치한 하부 상호 연결부(1113)에 연결될 수 있다. 외부 상호 연결부(12)는 패드, 랜드, 범프 또는 솔더 볼로 지칭될 수 있다. 외부 상호 연결부(12)는 하부 상호 연결부(1113) 상에 외부 상호 연결부(12)를 위치시킨 후에 매스 리플로우 공정 또는 레이저 보조 본딩 공정을 사용하여 하부 상호 연결부(1113)와 결합될 수 있다. 외부 상호 연결부(12)는 약 25㎛ 내지 약 300㎛ 범위의 직경을 가질 수 있다. 외부 상호 연결부(12)는 반도체 디바이스(10)를 외부 디바이스에 전기적으로 연결할 수 있다. 일부 예에서, 하나 이상의 전자 부품(13)이 하부 기판(11)의 하면에 결합될 수 있다. 하나 이상의 전자 부품(13)은 전도성 구조(111)와 결합될 수 있다.
도 2j는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 일부 예에서, 캐리어(11D)는 하부 기판(11) 및 외부 상호 연결부(12)에 부착 된 임시 접착제(11C)를 통해 부착될 수 있다. 캐리어(11D)는 상부 캐리어(19A)의 후속 제거 동안 반도체 디바이스(10)를 평면 상태로 유지하도록 구성될 수 있다.
도 2k는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 2k에 도시된 예에서, 상부 캐리어(19A)는 상부 기판(19)으로부터 제거될 수 있다. 상부 캐리어(19A)의 제거는 하부 캐리어(11A)의 제거와 유사할 수 있다. 일부 예에서, 임시 접착제가 상부 기판(19)과 상부 캐리어(19A) 사이에 위치할 때, 임시 접착제의 접착 성은 임시 접착제에 열 또는 빛, 예를 들어 레이저 빔을 적용하여 제거되어 상부 캐리어(19A)를 쉽게 제거할 수 있다. 일부 예에서, 상부 기판(19)의 상부 상호 연결부(1912) 상에 위치된 시드 층(19B)은 또한 에칭 공정을 사용하여 제거될 수 있다. 따라서, 상부 기판(19)의 상부 상호 연결부(1912)는 유전체 구조(192)를 통해 노출될 수 있다. 일부 예에서, 다른 전자 디바이스, 다른 반도체, 다른 디바이스 또는 다른 반도체 패키지는 상부 기판(19)의 상부 상호 연결부(1912)에 결합될 수 있다.
도 2l은 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 2l에 도시된 예에서 싱귤레이션 공정을 수행할 수 있다. 대량의 어레이로 제조 된 반도체 디바이스(10)는 이 단계에서 개별 반도체 디바이스(10)로 분리될 수 있다. 상부 캐리어(19A), 하부 캐리어(11A), 및 캐리어(11D)와 같은 임의의 추가 캐리어가 제거될 수 있고, 반도체 디바이스(10)는 상부 기판(19), 하부 기판(11) 및 몸체(15)를 통해 싱귤레이션될 수 있다. 일부 예에서, 상부 기판(19), 몸체(15), 하부 기판(11)은 블레이드 휠 또는 레이저 빔에 의해 절단 또는 싱귤 레이션을 거쳐 각각의 개별 반도체 디바이스(10)를 제공할 수 있다. 이러한 가공 특성으로 인해 상부 기판(19), 몸체(15) 및 하부 기판(11)의 측면은 동일 평면에 있어야 한다. 도 2l의 예에서 톱질 또는 싱귤 레이션 선은 세 개의 두꺼운 수직선으로 표시된다.
도 3a 내지 3g는 예시적인 반도체 디바이스를 제조하기 위한 예시적인 방법의 단면도를 도시한다. 일부 예에서, 도 3a 내지 3g에 도시된 반도체 디바이스(10)를 제조하는 방법은 도 2a 내지 2l에 도시된 방법과 유사할 수 있다. 도 3a-3g에 도시된 바와 같이, 기판(19)은 어레이 형식으로 동시보다는 개별적으로 하부 기판(11)에 결합될 수 있다. 일부 예들에서 반대로 수행할 수 있으며, 여기서 하부 기판(11)이 상부 기판(19)에 개별적으로 결합될 수 있다.
도 3a는 제조 초기 단계에서의 반도체 디바이스(10)의 단면도를 도시한다. 도 3a에 도시된 예에서, 개별 상부 기판(19) 유닛은 제 1 상부 기판(19) 유닛을 정의하기 위해 상부 기판(19) 및 상부 캐리어(19A)를 통해 싱귤 레이션함으로써 제공될 수 있다. 일부 예에서, 각각의 개별 상부 기판(19) 유닛은 상부 기판(19) 어레이로부터 개별화될 수 있다. 싱귤레이션 후, 상부 기판(19) 및 상부 캐리어(19A)의 측면은 동일 평면일 수 있다. 도 3a에서 톱질 또는 싱귤레이션 라인은 네 개의 굵은 선으로 표시된다.
도 3b는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 3b에 도시된 예에서, 개별 상부 기판(19) 유닛은 전자 부품(14) 및 하부 기판(11) 위에 제공될 수 있고 하부 기판(11)과 결합될 수 있다. 일부 예에서, 상부 기판(19)의 하부 상호 연결부(1913)는 내부 상호 연결부(18)를 통해 하부 기판(11)의 인터커넥트(1112) 상부에 결합 될 수 있다. 일부 예에서, 개별 상부 기판(19) 유닛은 하부 기판(11) 상에 순차적으로 배치될 수 있다. 일부 실시 예에서, 개별 상부 기판(19) 유닛은 하부 기판(11) 상에 동시에 배치될 수 있다.
도 3c는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 3c에 도시된 예에서, 몸체(15)는 상부 기판(19) 유닛과 하부 기판(11) 사이에 제공될 수 있다. 일부 예에서, 개별 상부 기판(19) 사이에 공간 또는 갭이 생성되기 때문에, 몸체(15)는 임의의 수지가 공간이나 틈새에 주입되는 압축 성형 공정을 사용하여 제공될 수 있다. 일부 예에서, 몸체(15)는 필름 보조 성형 공정을 사용하여 제공될 수 있다. 일부 예에서, 수지는 탄성 필름이 다수의 상부 기판(19) 상에 위치 된 상태에서 상부 기판(19)과 하부 기판(11) 사이의 공간에 주입 된 다음 몰드를 사용하여 압축될 수 있다. 일부 예에서, 필름 보조 몰딩 또는 트랜스퍼 몰딩을 사용하여 몸체(15)를 제공할 수 있다. 몸체(15)는 상부 캐리어(19A) 사이, 기판(19) 사이, 상부 기판(19)과 하부 기판(11) 사이의 공간 또는 갭에 위치할 수 있다. 일부 예에서, 몸체(15)는 제 1 상부 기판(19) 유닛의 주변을 덮을 수 있다.
일부 예에서, 상부 캐리어(19A) 및 몸체(15)는 그라인딩될 수 있다. 그라인딩의 결과, 상부 캐리어(19A)는 대략 50㎛의 나머지 두께를 가질 수 있다. 일부 예에서, 그라인딩 후, 상부 캐리어(19A) 또는 몸체(15)는 화학적으로 에칭될 수 있다.
일부 예에서, 부분 절단 공정이 수행 될 수 있다. 일부 예에서, 부분 절단 공정은 상부 캐리어(19A) 및 상부 기판(19)의 주변을 따라 수행될 수 있다. 일부 예에서, 부분 절단 공정은 상부 기판(19) 유닛의 주변에 대응하는 몸체(15)의 영역에서 수행 될 수도 있다. 일부 예에서, 부분 톱질 공정은 블레이드 휠 또는 레이저 빔에 의해 수행될 수 있다. 상부 캐리어(19A) 및 상부 기판(19)의 주변부는 부분 절단 공정에 의해 몸체(15)로부터 분리될 수 있다. 일부 예에서, 상부 캐리어(19A), 상부 기판(19) 및 몸체(15) 각각의 사이에 공간 또는 갭이 제공될 수 있다. 도 3c에서, 부분적인 톱질 라인은 직선 형태로 표시된다.
도 3d는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 3d에 도시된 예에서, 상부 캐리어(19A) 또는 시드(19B)는 상부 기판(19)으로부터 제거될 수 있다. 일부 예에서, 상부 캐리어(19A)는 하부 캐리어(11A)의 제거 전에 제거될 수 있다. 이러한 제거 공정은 상부 기판(19)으로부터 상부 캐리어(19A)를 제거하기 위해 도 2에서 이전에 설명된 공정과 유사할 수 있다. 상부 기판(19)의 상부 상호 연결부(1912)는 유전체 구조(192)를 통해 노출될 수 있다. 일부 예에서, 상부 캐리어(19A)가 제거될 때 , 상부 기판(19) 사이의 몸체(15)의 영역이 돌출될 수 있다. 상부 기판(19)의 측면과 몸체(15) 사이에 공간 또는 갭이 존재할 수 있다.
도 3e는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 3e에 도시된 예에서, 임시 접착제(19C)는 상부 기판(19) 및 몸체(15)의 돌출 영역을 덮을 수 있고, 다른 평면 상부 캐리어(19D)가 임시 접착제(19C) 상에 부착될 수 있다. 다수의 상부 기판(19)은 임시 접착제(19C)를 통해 하나의 단일 상부 캐리어(19D)에 결합될 수 있다. 일부 예에서, 추가 상부 캐리어(19D)는 하부 캐리어(11A)를 제거하기 전에 제 1 상부 기판(19) 유닛 위에 제공될 수 있다.
도 3f는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 3f에 도시 된 예에서, 하부 캐리어(11A)는 하부 기판(11)으로부터 제거될 수 있다. 일부 예에서, 하부 캐리어(11A)는 상부 캐리어(19A)를 제거하기 전에 제거 될 수 있다. 기판(11)의 하부에 위치한 시드 층(11B)은 제거될 수 있다. 하부 상호 연결부(1113)의 하면은 유전체 구조(112)를 통해 노출될 수 있다.
도 3g는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 3g에 도시 된 예에서, 외부 상호 연결부(12)는 하부 기판(11)의 하부 상호 연결부(1113)에 결합될 수 있다. 일부 예에서, 하나 이상의 전자 부품(13)이 또한 하부 기판(11)의 하부에 결합될 수 있다. 일부 예에서, 외부 상호 연결부(12) 또는 전자 부품(13)은 하부 캐리어(11A)를 제거한 후에 하부 기판(11)의 하면에 제공될 수 있고 제 1 전도성 구조(111)와 결합될 수 있다.
도 3h는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 3h에 도시된 예에서, 상부 캐리어(19D)는 상부 기판(19)으로부터 제거될 수 있다. 일부 예에서, 임시 접착제(19C)의 접착 성은 예를 들어 열 또는 레이저 빔과 같은 빛을 임시 접착제(19C)에 적용함으로써 상부 기판(19)으로부터 상부 캐리어(19D)를 쉽게 제거할 수 있다. 따라서, 상부 기판(19)의 상부 상호 연결부(1912)는 유전체 구조(192)를 통해 노출될 수 있다. 또한, 부분 절단 공정이 이미 수행 되었기 때문에, 전술한 바와 같이, 상부 기판(19)의 측면과 몸체(15)의 돌출 영역 사이에 공간 또는 갭이 존재할 수 있다.
도 3i는 제조의 후기 단계에서 반도체 디바이스(10)의 단면도를 도시한다. 도 3i에 표시된 예에서 싱귤레이션 공정이 수행될 수 있다. 일부 예에서, 추가 상부 캐리어(19D)는 싱귤레이션을 수행하기 전에 제거될 수 있다. 일부 예에서, 하부 기판(11), 몸체(15) 및 상부 기판(19)은 블레이드 휠 또는 레이저 빔에 의해 싱귤레이션되어 개별 반도체 디바이스(10)를 생성할 수 있다. 일부 예에서, 싱귤레이션 라인은 이전에 설명 된 부분 절단 라인과 중첩될 수 있다. 일부 예에서, 하부 기판(11), 몸체(15) 및 상부 기판(19)의 측면은 동일 평면일 수 있다. 도 3i에서 톱질 라인은 네 개의 굵은 선으로 표시된다. 일부 예에서, 제 1 상부 기판(19) 유닛, 하부 기판(11) 및 몸체(15)는 싱귤레이션될 수 있다.
도 4는 예시적인 반도체 디바이스(20)의 단면도를 도시한다. 일부 예에서, 반도체 디바이스(20)는 도 1에 도시된 반도체 디바이스(10)와 유사할 수 있고 접착제(21)를 포함할 수 있다. 일부 예에서, 접착제(21)는 전자 부품(14)와 상부 기판(19)의 하면 사이에 있을 수 있다. 일부 예에서, 접착제(21)는 전자 부품(14)의 상면 및 측면을 덮을 수 있다. 일부 예에서, 접착제(21)는 필러 프리 에폭시를 포함할 수 있다. 일부 예에서, 접착제(21)는 전자 부품(14)과 상부 기판(19) 사이에 위치할 수 있다. 일부 예에서, 상부 기판(19)은 몸체(15)가 상부 기판(19)과 하부 기판(11) 사이에 제공되기 전에 접착제(21)를 통해 전자 부품(14)에 접착될 수 있다. 접착제(21)를 갖는 그러한 구성은 상부 기판(19)과 전자 부품(14) 사이의 갭이 그렇지 않으면 몸체(15) 또는 몸체(15)의 임의의 충전재가 도포될 때 흐르거나 적절하게 채우기에 너무 좁은 실시 예들을 용이하게 할 수 있다. 일부 예에서, 접착제(21)는 또한 전자 부품(14)의 측면과 접촉하도록 연장 될 수 있거나 언더필(16)의 일부와 접촉할 수 있다. 일부 예에서, 접착제(21)는 상부 기판(19)과 하부 기판(11) 사이에 몸체(14)를 제공하기 전에 전자 부품(14)의 상면과 상부 기판(19)의 하면 사이에 제공될 수 있다.
일부 예에서, 접착제(21)는 내부 상호 연결부(18)를 통해 상부 기판(19)과 하부 기판(11)을 서로 연결하는 과정에서 제공될 수 있다. 일부 예에서, 접착제(21)는 먼저 상부 기판(19)에 도포된 다음 전자 부품(14)에 접착될 수 있다. 일부 예에서, 접착제(21)는 전자 부품(14)에 도포된 다음 상부 기판(19)에 접착 될 수 있다. 일부 예에서, 몸체(15)는 접착제(21)의 측면 또는 하부 주변과 접촉하도록 제공될 수 있다. 접착제(21)는 약 1㎛ 내지 약 50㎛ 범위의 두께를 가질 수 있다. 전자 부품(14)과 상부 기판(19) 사이의 기계적 접착은 접착제(21)에 의해 강화될 수 있다. 일부 예에서, 전자 부품(14)과 상부 기판(19) 사이의 갭은 몸체(15)보다는 접착제(21)에 의해 충전될 때 최소화되거나 좁아질 수 있다.
도 5는 예시적인 반도체 디바이스(30)의 단면도를 도시한다. 도 5에 도시 된 예에서, 상부 디바이스 부분(30B) 및 하부 디바이스 부분(30A)은 함께 결합되어 반도체 디바이스(30)를 정의하는 것으로 도시되어있다. 반도체 디바이스(30)는 캐비티 기판(31), 외부 상호 연결부(12), 전자 부품(14), 언더필(16), 내부 상호 연결부(38) 및 기판(39)을 포함할 수 있다.
캐비티 기판(31)은 전도성 경로(3111), 상부 상호 연결부(3112) 및 하부 상호 연결부(3113)를 갖는 전도성 구조(311)를 포함할 수 있다. 공동 기판(31)은 또한 하나 이상의 유전체 층, 몸체(315) 또는 인터페이스 유전체(316)를 갖는 유전체 구조(312)를 포함할 수 있다. 일부 예에서, 캐비티 기판(31)은 몸체(315) 및 캐비티를 형성하고 전자 부품(14)을 경계로하는 몸체(315)의 내부 측벽을 포함할 수 있다. 일부 예에서, 몸체(315)의 내부 측벽 중 하나와 전자 부품(14)의 측벽 사이에 갭이 정의된다. 일부 예에서, 내부 상호 연결부(38)는 기둥을 포함할 수 있다.
기판(39)은 전도성 경로(3911), 상부 상호 연결부(3912) 및 하부 상호 연결부(3913)를 갖는 전도성 구조(391)를 포함할 수 있다. 기판(39)은 또한 하나 이상의 유전체 층 및 인터페이스 유전체(396)를 갖는 유전체 구조(392)를 포함할 수 있다.
일부 예에서, 캐비티 기판(31) 또는 캐비티 기판(39)은 기판(11 또는 19)과 같이 본 개시에서 설명된 다른 기판과 유사할 수 있다. 일부 예에서, 캐비티 기판(31), 전도성 구조(311), 전도성 경로(3111), 상부 상호 연결부(3112), 하부 상호 연결부(3113) 또는 유전체 구조(312)는 각각 본 개시에서 설명된 기판(11), 전도성 구조(111), 전도성 경로(1111), 상부 상호 연결부(1112), 하부 상호 연결부(1113), 또는 유전체 구조(112)와 유사할 수 있다. 일부 예에서, 기판(39), 전도성 구조(391), 전도성 경로(3911), 상부 상호 연결부(3912), 하부 상호 연결부(3913), 또는 유전체 구조(392)는 각각 본 개시에서 설명된 기판(19), 전도성 구조(191), 전도성 경로(1911), 상부 상호 연결부(1912), 하부 상호 연결부(1913) 또는 유전체 구조(192)와 유사할 수 있다. 일부 예에서, 캐비티 기판(31) 또는 기판(39)은 RDL 기판을 포함할 수 있다.
캐비티 기판(31), 외부 상호 연결부(12), 언더필(16), 내부 상호 연결부(38) 및 기판(39)은 반도체 패키지로 지칭될 수 있다.
도 6a 내지 6q는 예시적인 반도체 디바이스(30)를 제조하기 위한 예시적인 방법의 단면도를 도시한다. 도 6a 내지 6j는 반도체 디바이스(30)의 하부 디바이스 부분(30A)을 제조하기위한 방법의 도면을 도시한다. 도 6k 내지 6o는 반도체 디바이스(30)의 상부 디바이스 부분(30B)을 제조하기위한 방법의 도면을 도시한다. 도 6p-6q는 반도체 디바이스(30)를 정의하기 위해 하부 디바이스 부분(30A)과 상부 디바이스 부분(30B)을 결합하는 방법의 도면을 도시한다.
도 6a는 제조 초기 단계에서의 반도체 디바이스(30)의 단면도를 도시한다. 도 6a에 도시된 예에서, 평면 몸체(315A)가 제공될 수 있다. 일부 예에서, 몸체(315A)는 실리콘 재료, 유리 재료, 세라믹 재료 또는 무기 재료를 포함할 수 있다. 일부 예에서, 몸체(315A)는 웨이퍼, 스트립 또는 패널의 형태일 수 있다.
도 6b는 제조의 후기 단계에서 반도체 디바이스(30)의 단면도를 도시한다. 도 6b에 도시된 예에서, 개구가 몸체(315A)에 형성될 수 있고, 전도성 구조, 예를 들어 내부 상호 연결부(38)가 개구 내부에 위치될 수 있다. 일부 예에서, 플라즈마 에칭 공정, 레이저 빔 공정 또는 화학적 에칭 공정을 사용하여 고 종횡비 개구가 몸체(315A)에 위치될 수 있다. 일부 예에서, 개구는 대략 1:10 내지 대략 1:15 범위의 폭 대 높이 비율과 같은 종횡비를 가질 수 있다. 일부 예에서, 개구는 대략 1 μm 내지 대략 20 μm 범위의 깊이를 가질 수 있다. 일부 예에서, 개구의 폭 또는 피치는 약 1㎛ 내지 약 20㎛를 가질 수 있다. 일부 예에서, 개구는 몸체(315A)의 두께보다 작은 깊이를 가질 수 있다.
일부 예에서, 절연 층은 개구의 내부 측면에 위치할 수 있고, 시드 층은 절연 층의 내부 측면에 위치할 수 있으며, 내부 상호 연결부(38)는 시드 층의 내부 측면에 형성되거나 위치될 수 있다. 일부 예에서, 몸체(315A)가 실리콘으로 제조 될 때, 개구 내부에 위치된 절연 층은 실리콘 산화물 층 또는 실리콘 질화물 층을 포함할 수 있다. 일부 예에서, 몸체(315A)가 유리 또는 세라믹으로 제조될 때, 절연 층은 폴리이미드(PI), 벤조사이클로부텐(BCB) 또는 폴리벤족사졸(PBO)을 포함할 수 있다. 일부 예에서, 절연 층은 약 0.1 μm 내지 약 1 μm의 두께를 가질 수 있다. 일부 예에서, 시드 층은 무전해 도금 공정, 전기 도금 공정 또는 스퍼터링 공정을 사용하여 제공될 수 있다. 일부 예에서, 티타늄 텅스텐(TiW)이 먼저 증착된 다음 구리(Cu)가 TiW에 무전해 증착될 수 있다. 시드 층은 약 0.1μm에서 약 1μm 범위의 두께를 가질 수 있다. 시드 층은 전기 도금에 의해 내부 상호 연결부(38)의 형성을 위해 전류가 분배되도록 할 수 있다. 내부 상호 연결부(38)는 구리(Cu) 도금, 니켈(Ni) 도금, 금(Au) 및 구리(Cu)를 순차적으로 도금하거나, 시드 층에 금(Au) 및 니켈(Ni)을 순차적으로 도금하여 제공될 수 있다. 일부 예에서, 내부 상호 연결부(38)는 구리(Cu) 용액, 니켈(Ni) 용액 또는 금(Au) 용액을 포함하는 전기 도금 장비를 사용하여 제공될 수 있다. 일부 예에서, 내부 상호 연결부(38)가 몸체(315A)에 배치된 후, 몸체(315A) 및 내부 상호 연결부(38)의 상면은 평탄화되거나 그라인딩되어 몸체(315A) 및 내부 상호 연결부(38)의 상면이 동일 평면이 되도록 할 수 있다. 일부 예에서, 내부 상호 연결부(38)는 기둥, 비아, 실리콘 관통 비아(TSV), 또는 유리 관통 비아(TGV)를 포함하거나 그로 지칭될 수 있다. 내부 상호 연결부(38)는 약 0.5/0.5/0.5 μm 내지 약 10/10/10 μm의 라인/스페이스/두께를 가질 수 있다. 일부 예에서, 상호 연결부(1113)는 약 0.5/0.5/0.5 μm 내지 약 10/10/10 μm 범위의 라인/스페이스/두께를 가질 수 있다.
도 6c는 제조의 후기 단계에서 반도체 디바이스(30)의 단면도를 도시한다. 도 6c에 도시된 예에서, 전도성 구조(311) 및 유전체 구조(312)가 몸체(315A) 상에 제공될 수 있다. 유전체 구조(312)의 층은 몸체(315A) 및 내부 상호 연결부(38) 상에 증착될 수 있다. 일부 예에서, 유전체 구조 층(312)은 스핀 코팅 공정 또는 스프레이 코팅 공정을 사용하여 제공될 수 있다. 일부 예에서, 유전체 구조(312)는 PI, BCB, 또는 PBO를 포함할 수 있거나 이로 지칭될 수 있다. 일부 예에서, 유전체 구조(312)의 층은 약 2㎛ 내지 약 20㎛ 범위의 두께를 가질 수 있다.
일부 예에서, 패터닝된 마스크는 유전체 구조(312)의 층 상에 위치될 수 있고 광이 마스크 상에 조사될 수 있다. 일부 예에서, 그러한 포토 리소그래피 공정는 스테퍼 장비를 사용하여 수행될 수 있다. 마스크의 패턴화된 부분 또는 패턴화되지 않은 부분이 현상될 수 있다. 내부 상호 연결부(38) 또는 몸체(315A)의 일부를 노출시키기 위해 패터닝된 마스크에 대응하는 유전체 구조(312)의 층에 개구 또는 패턴이 형성될 수 있다. 시드 층은 유전체 구조(312)의 개구 내부에 위치된 내부 상호 연결부(38) 상에 위치하거나, 유전체 구조(312)의 개구 내부에 위치 된 몸체(315A) 상에 위치할 수 있다. 전도성 구조(311)의 상호 연결부(3112)는 내부 상호 연결부(38) 위 또는 몸체(315A)의 노출된 부분 위에 시드 층 상에 형성될 수 있다. 일부 예에서, 상호 연결부(3112)는 패드, 랜드, 언더 범프 금속(UBM), 또는 기둥을 포함하거나 그로 지칭될 수 있다. 일부 예들에서, 상호 연결부(3112)는 유전체 구조(312)의 개구를 통해 내부 상호 연결부(38) 위에 또는 몸체(315A)의 부분 위에 구리(Cu)를 도금함으로써 제공될 수 있다. 일부 예에서, 상호 연결부(3112)는 대략 0.5/0.5/0.5 ㎛ 내지 대략 10/10/10 ㎛의 라인/스페이스/두께를 가질 수 있다. 일부 예에서, 상호 연결부(3112)는 구리(Cu) 용액을 포함하는 전기 도금 장비를 사용하여 제공될 수 있다.
하나 이상의 다른 시드 층, 유전체 구조(312)의 유전체 층, 또는 전도성 구조(311)의 전도성 층은 유전체 구조(312), 전도성 경로(3111) 및 상호 연결부(3113)를 정의하기 위해 전술한 것과 유사한 방식으로 추가로 제공될 수 있다. 전도성 경로(3111)는 트레이스, 비아 또는 패턴을 포함하거나 이로 지칭될 수 있다. 또한, 전도성 경로(3111)는 일반적으로 유전체 구조(312)의 유전체 층 사이에 위치할 수 있다. 상호 연결부(3113)는 패드, 랜드, UBM(Under Bumped Metallization) 또는 기둥을 포함하거나 그로 지칭될 수 있다. 상호 연결부(3113)는 유전체 구조(312)를 통해 노출될 수 있다. 일부 예에서, 상호 연결부(3113)의 상면은 유전체 구조(312)의 상면과 동일 평면 상에 있을 수 있다. 일부 예에서, 상호 연결부(3112)의 하면은 유전체 구조(312)의 하면과 동일 평면 상에 있을 수 있다.
일부 예에서, 전도성 경로(3111)는 상호 연결부(3112)를 상호 연결부(3113)와 전기적으로 연결할 수 있고, 상호 연결부(3112)는 전도성 경로(3111)를 내부 상호 연결부(38)와 전기적으로 연결할 수 있다. 일부 예에서, 전도성 구조(311) 또는 유전체 구조(312)의 더 많거나 적은 층이 제공될 수 있다. 일부 예에서, 다수의 캐비티 기판 유닛은 다수의 반도체 디바이스(30)에 대한 생산 효율을 향상시키기 위해 스트립 또는 어레이의 형태로 하나의 단일 몸체(315A) 상에 형성 될 수 있다.
도 6d는 제조의 후기 단계에서 반도체 디바이스(30)의 단면도를 도시한다. 도 6d에 도시된 예에서, 캐리어(31A)는 전도성 구조(311) 및 유전체 구조(312)에 부착될 수 있다. 일부 예에서, 캐리어(31A)는 임시 접착제(31B)를 사용하여 부착될 수 있다. 일부 예에서, 임시 접착제(31B)는 열 또는 레이저 빔에 의해 접착성을 상실할 수 있다. 일부 예에서, 임시 접착제(31B)는 또한 이형층으로 지칭될 수 있다. 캐리어(31A)는 실리콘, 유리, 세라믹 또는 금속을 포함할 수 있거나 이로 지칭될 수 있다. 캐리어(31A)는 몸체(315A), 전도성 구조(311) 및 유전체 구조(312)를 지지할 수 있고 제조 단계 동안 휨을 방지할 수 있다.
도 6e는 제조의 후기 단계에서 반도체 디바이스(30)의 단면도를 도시한다. 도 6e에 도시된 예에서, 몸체(315A)의 하면은 그라인딩 등에 의해 얇아지거나 평탄화될 수 있다. 일부 예에서, 몸체(315A)의 하면이 얇아 짐에 따라 내부 상호 연결부(38)의 단부가 노출될 수 있다.
도 6f는 제조의 후기 단계에서 도 6e에 도시된 도면에서 뒤집힌 반도체 디바이스(30)의 단면도를 도시한다. 도 6f에 도시된 예에서, 몸체(315)는 캐비티(315B)를 정의하는 내부 측벽을 포함한다. 일부 예에서, 상호 연결부(3112)를 덮는 몸체(315)의 섹션은 몸체(315) 내에 캐비티(315B)를 정의하기 위해 제거될 수 있다. 일부 예에서, 건식 에칭 또는 습식 에칭이 몸체(315)의 이러한 섹션을 제거하는데 사용될 수 있다. 일부 예에서, 플라즈마 상태 에칭 가스가 공급되어 바디(315)에 캐비티(315B), 예를 들어 건식 에칭 공정을 제공할 수 있다. 일부 예에서, 질산(HNO3), 아세트산(CH3COOH) 또는 플루오르화 수소산(HF) 용액이 공급되어 예를 들어 습식 에칭 공정을 통해 몸체(315)에 캐비티(315B)를 제공할 수 있다. 에칭은 유전체 구조(312) 및 전도성 구조(311), 예를 들어 상호 연결부(3112)가 몸체(315)로부터 노출될 때까지 수행될 수 있다. 일부 예에서, 캐비티(315B)는 전자 부품(14)의 폭과 동일하거나 그보다 큰 폭을 가질 수 있다.
도 6g는 제조의 후기 단계에서 반도체 디바이스(30)의 단면도를 도시한다. 도 6g에 도시된 예에서, 전자 부품(14)은 캐비티 기판(31) 내부에 장착될 수 있다. 전자 부품(14)은 디바이스 상호 연결부(141)를 통해 캐비티(315B) 내부에 배열된 상호 연결부(3112)와 결합될 수 있다.
일부 예에서, 언더필(16)은 전자 부품(14)과 캐비티 기판(31) 사이에 위치될 수 있다. 일부 예에서, 언더필(16)은 전자 부품(14)의 하면과 캐비티(315B)의 상면 사이의 공간을 채울 수 있다. 일부 예에서, 언더필(16)은 전자 부품(14)의 측면과 캐비티(315B)의 내부 측벽 사이의 공간을 채울 수 있다. 일부 예에서, 언더필(16)은 전자 부품(14)이 캐비티 기판(31)과 결합된 후에 캐비티(315B) 내로 주입될 수 있다. 일부 예에서, 언더필(16)은 전자 부품(14)이 캐비티 기판(31)에 연결되기 전에 미리 캐비티(315B)에 적용될 수 있다. 일부 예에서, 언더필(16)의 상면은 전자 부품(14) 및 몸체(315)의 상면과 동일 평면 상에있을 수 있다. 일부 예에서, 전자 부품(14)의 상부 또는 언더필(16)의 상부는 몸체(315)의 상부를 지나 돌출될 수 있다. 이러한 돌출이 처음에 발생하는 예에서, 전자 부품(14), 언더필(16) 및 몸체(315)의 상부는 예를 들어 그라인딩 공정에 의해 동일 평면이 되도록 평탄화될 수 있다.
도 6h는 제조의 후기 단계에서 반도체 디바이스(30)의 단면도를 도시한다. 도 6h에 도시된 예에서, 내부 상호 연결부(38)의 단부가 몸체(315)로부터 돌출되도록 습식 또는 건식 에칭 공정이 수행될 수 있다. 전자 부품(14) 및/또는 언더필(16)은 또한 그러한 에칭 공정으로 인해 몸체(315)의 상면으로부터 돌출될 수 있다.
도 6i는 제조의 후기 단계에서 반도체 디바이스(30)의 단면도를 도시한다. 도 6i에 도시된 예에서, 인터페이스 유전체(316)가 적용될 수 있다. 일부 예에서, 인터페이스 유전체(316)는 몸체(315), 내부 상호 연결부(38), 전자 부품(14) 또는 언더필(16)의 일부를 덮을 수 있다. 일부 예에서, 인터페이스 유전체(316)는 절연 층 또는 패시베이션 층으로 지칭될 수 있다. 일부 예들에서, 인터페이스 유전체(316)는 예를 들어 실리콘 산화물 또는 실리콘 질화물과 같은 경질 무기 재료를 포함하거나 그로 지칭될 수 있다. 일부 예에서, 인터페이스 유전체(316)는 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 저압 화학 기상 증착(LPCVD) 또는 플라즈마 강화 화학 기상 증착(PECVD)에 의해 제공될 수 있다. 일부 예에서, 인터페이스 유전체(316)는 예를 들어 폴리이미드(PI), 벤조 사이클로부텐(BCB) 또는 폴리벤족사졸(PBO)과 같은 연질 유기 재료를 포함하거나 그로 지칭될 수 있다. 일부 예에서, 인터페이스 유전체(316)는 스핀 코팅 공정, 스프레이 코팅 공정, 딥 코팅 공정 또는 로드 코팅 공정을 사용하여 제공될 수 있다.
도 6j는 제조의 후기 단계에서 반도체 디바이스(30)의 단면도를 도시한다. 도 6j에 표시된 예에서 평탄화 공정을 수행할 수 있다. 일부 예에서, 캐비티 기판(31)의 상부 영역은 평탄화될 수 있다. 일부 예에서, 평탄화 공정은 화학적 기계적 연마(CMP) 공정 또는 플라이 절단 공정을 포함하거나 그로 지칭될 수 있다. 일부 예들에서, 인터페이스 유전체(316)가 무기 재료로 제조될 때, CMP 공정이 사용될 수 있고, 인터페이스 유전체(316)가 유기 재료로 제조 될 때, 플라잉-컷 공정이 사용될 수 있다. CMP 공정에서는 회전하는 연마 패드와 슬러리를 이용하여 무기물을 평탄화할 수 있으며, 플라이 컷팅 공정에서는 유기물을 비트로 절단하여 측면을 평탄화한다.
일부 예에서, 평탄화 공정은 내부 상호 연결부(38), 전자 부품(14) 또는 언더필(16)의 상부 영역이 노출될 때까지 인터페이스 유전체(316)를 제거함으로써 수행될 수 있다. 내부 상호 연결부(38), 전자 부품(14), 언더필(16) 및 인터페이스 유전체(316)의 상부 측은 동일 평면으로 만들어 질 수 있다. 일부 예에서, 평탄화 후에 남아 있는 인터페이스 유전체(316)는 대략 0.1 ㎛ 내지 대략 10 ㎛의 두께를 가질 수 있다. 도 6j에 도시된 구조는 반도체 디바이스(30)의 하부 디바이스 부분(30A)으로 지칭될 수 있다.
도 6k 내지 6o는 다른 제조 단계에서의 반도체 디바이스(30)의 단면도를 도시한다. 도 6k-6o에 도시된 예에서, 반도체 디바이스(30)의 상부 디바이스 부분(30B)을 제조하는 방법이 제시된다. 도 6k 내지 6o에 도시된 공정은 몸체(395)에 캐비티가 없고 전자 부품(14)이 장착되지 않는다는 점을 제외하고는 하부 디바이스 부분(30A)에 대해 도 6a 내지 6j에 도시된 공정과 유사할 수 있다. 일부 예들에서, 도 6k 내지 6o에 도시된 공정이 먼저 수행될 수 있고 도 6a 내지 6j에 도시 된 공정이 수행될 수 있다. 일부 예에서, 도 6k 내지 6o에 도시된 공정 및 도 6a 내지 6j에 도시된 공정은 동시에 수행될 수 있다. 일부 예에서, 상부 디바이스 부분(30B)의 형성을 위해 도 6k에 도시된 단계 및 요소는 하부 디바이스 부분(30A)의 형성을 위해 도 6a 내지 6d에서 전술한 대응하는 단계 또는 요소와 유사할 수 있다. 유전체 구조(392) 및 하나 이상의 유전체 층 및 전도성 구조(391) 및 그의 전도성 경로(3911), 상호 연결부(3912) 및 상호 연결부(3913)를 지지하는 몸체(395)를 갖는 도 6k에 도시된 단계는 유전체 구조(312)(및 그 하나 이상의 유전체 층) 및 전도성 구조(311) 및 그 전도성 경로(3111), 인터커넥트(3112), 및 인터커넥트(3113))를 지지하는 몸체(315A)를 각각 제공하여 예를 들어 도 6a-6d에 설명된 유사한 공정에 의해 도달될 수 있다.
일부 예에서, 상부 디바이스 부분(30B)의 형성을 위해 도 6l에 도시된 단계 및 요소는 하부 디바이스 부분(30A)의 형성을 위해 도 6e에 전술된 대응하는 단계 또는 요소와 유사할 수 있다. 일부 예에서, 상부 디바이스 부분(30B)의 형성을 위해 도 6m에 도시된 단계 및 요소는 하부 디바이스 부분(30A)의 형성을 위해 도 6h에 전술된 대응하는 단계 또는 요소와 유사할 수 있다.
일부 예에서, 상부 디바이스 부분(30B)의 형성을 위해 도 6n에 도시된 단계 및 요소는 하부 디바이스 부분(30A)의 형성을 위해 도 6i에서 전술한 대응하는 단계 또는 요소와 유사할 수 있다. 일부 예들에서, 상부 디바이스 부분(30B)의 형성을 위해 도 6o에 도시된 단계 및 요소는 하부 디바이스 부분(30A)의 형성을 위해도 6j에 전술된 대응하는 단계 또는 요소와 유사할 수 있다.
도 6k 내지 6o에 도시된 예에서, 캐리어(39A)는 임시 접착제(39B)를 통해 기판(39)과 결합될 수 있다. 기판(39)은 몸체(395), 전도성 구조(391) 및 유전체 구조(392)를 포함할 수 있다. 전도성 구조(391)의 상호 연결부(3913)는 몸체(395) 내로 연장되거나 돌출될 수 있다. 전도성 구조(391)의 전도성 경로(3911) 또는 인터커넥트(3912)는 유전체 구조(392) 내부에 위치할 수 있다. 일부 예에서, 전도성 구조(391) 또는 유전체 구조(392)의 더 많거나 적은 층이 제공될 수 있다. 인터페이스 유전체(396)는 몸체(395)의 하면에 위치할 수 있다. 일부 예들에서, 인터페이스 유전체(396)는 재료, 구조 또는 형성 방법과 관련하여 이전에 설명된 인터페이스 유전체(316)와 유사할 수 있다. 일부 예에서, 상호 연결부(3913)의 하부 단부는 인터페이스 유전체(396)의 하면과 동일 평면에 있거나 그로부터 노출될 수 있다.
도 6p 내지 6q는 제조의 후기 단계에서 반도체 디바이스(30)의 단면도를 도시한다. 도 6p 내지 6q에 도시된 예에서, 기판(39)을 갖는 상부 디바이스 부분(30B) 및 캐비티 기판(31)을 갖는 하부 디바이스 부분(30A)은 서로 결합될 수 있다. 일부 예에서, 캐비티 기판(31)의 내부 상호 연결부(38) 및 기판(39)의 상호 연결부(3913)는 서로 결합될 수 있다. 일부 예에서, 캐비티 기판(31)의 인터페이스 유전체(316)는 기판(39)의 인터페이스 유전체(396)에 기계적으로 연결될 수 있다. 일부 예에서, 전자 부품(14)의 상부면은 기판(39)의 인터페이스 유전체(396)에 인접하거나 접촉하게 될 수 있다.
연결 공정 전에 플라즈마 처리를 수행할 수 있다. 일부 예에서, 캐비티 기판(31) 및 인터페이스 유전체(316)의 내부 상호 연결부(38)의 노출된 단부는 플라즈마로 처리될 수 있다. 일부 예에서, 기판(39) 및 인터페이스 유전체(396)의 하부 상호 연결부(3913)의 노출된 단부는 플라즈마로 처리될 수 있다.
그 후, 담금 공정(soaking process)이 수행될 수 있다. 일부 예에서, 캐비티 기판(31) 및 기판(39)은 약 50 ℃ 내지 약 100 ℃ 범위의 온도에서 약 1 분 내지 약 60 분 동안 침지될 수 있다.
다음으로, 캐비티 기판(31)과 기판(39)은 서로 정렬될 수 있고, 이어서 캐비티 기판(31)의 내부 상호 연결부(38) 및 기판(39)의 상호 연결부(3913)가 서로 접촉될 수 있다. 일부 예에서, 담금 공정은 접촉 공정 동안 수행될 수 있다. 일부 예에서, 열 압축 접합 공정이 수행될 수 있다. 일부 예에서, 기판(39)의 상호 연결부(3913)를 캐비티 기판(31)의 내부 상호 연결부(38)와 견고하게 결합하기 위해 어닐링 공정가 수행될 수 있다. 일부 예에서, 기판(39)은 임시 접합 공정을 수행하기 위해 100 ℃ 내지 250 ℃의 온도에서 캐비티 기판(31) 상으로 압축 될 수 있다. 일부 예에서, 캐비티 기판(31)의 내부 상호 연결부(38)에 기판(39)의 전기적 연결 또는 하부 상호 연결부(3913)를 고정하기 위해 어닐링 공정이 100 ℃ 내지 250℃의 온도에서 수행 될 수 있다. 일부 예에서, 기판(39)의 인터페이스 유전체(396)는 캐비티 기판(31)의 인터페이스 유전체(316)와 접촉할 수 있다.
일부 예에서, 기판(39)의 상호 연결부(3913)와 캐비티 기판의 내부 상호 연결부(38) 사이의 연결은 솔더를 사용하지 않고 달성될 수 있다. 일부 예에서, 솔더리스 인터페이스 영역은 캐비티 기판(31)의 내부 상호 연결부(38)와 기판(39)의 하부 상호 연결부(3913) 사이에서 시각적으로 관찰될 수 있다. 일부 예에서, 내부 상호 연결부(38) 및 하부 상호 연결부(3913)가 열 압축 공정 및 어닐링에 의해 충분히 열적으로 확산되는 경우, 접합부의 인터페이스 영역은 시각적으로 관찰하기가 더 어려울 수 있지만 분광학적으로 검출될 수 있다.
캐비티 기판(31)에 부착된 캐리어(31A) 및 기판(39)에 부착된 캐리어(39A)는 전술한 것과 유사한 방식으로 제거될 수 있다. 일부 예에서, 임시 접착제(31B 및 39B)도 제거될 수 있다. 캐비티 기판(31)의 하부 상호 연결부(3113)가 노출될 수 있고, 기판(39)의 상부 상호 연결부(3912)도 노출될 수 있다. 외부 상호 연결부(12)는 전술한 것과 유사한 방식으로 캐비티 기판(31)의 하부 상호 연결부(3113)에 연결되어 반도체 디바이스(30)를 완성할 수 있다.
도 6a 내지 61에 도시된 공정에서, 다수의 유닛은 스트립, 웨이퍼 또는 패널의 어레이 형태로 제공될 수 있으며, 최종적으로 절단 또는 싱귤레이션에 의해 개별 반도체 디바이스(30)로 분리된다. 일부 예에서, 다수의 하부 디바이스 부분(30A)은 어레이의 형태로 제공될 수 있고 어레이 또는 스트립의 형태로 다수의 상부 디바이스 부분(30A)과 결합될 수 있다. 일부 예에서, 다수의 하부 디바이스 부분(30A)은 어레이의 형태로 제공될 수 있고 개별 상부 디바이스 부분(30A)과 결합될 수 있다. 일부 예에서, 다수의 개별 디바이스 부분(30A)이 제공될 수 있고 어레이의 형태로 다수의 상부 디바이스 부분(30A)과 결합될 수 있다.
도 7은 예시적인 반도체 디바이스(40)를 제조하기위한 예시적인 방법의 단면도를 도시한다. 도 7에 도시된 예에서, 반도체 디바이스(40)는 도 5에 도시된 반도체 디바이스(30)와 유사할 수 있으며, 상호 연결 재료(41)가 더 제공된다. 일부 예에서, 상호 연결 재료(41)는 캐비티 기판(31)의 내부 상호 연결부(38)와 기판(39)의 하부 상호 연결부(3913) 사이에 위치될 수 있다. 일부 예에서, 상호 연결 재료(41)는 솔더, 금(Au) 또는 은(Ag)을 포함하거나 그로 지칭될 수 있다. 일부 예에서, 상호 연결 재료(41)는 대략 1 나노미터(nm) 내지 대략 2000 nm 범위의 두께를 가질 수 있다. 상호 연결 재료(41)는 상호 연결 공정 온도를 낮추면서 캐비티 기판(31)의 내부 상호 연결부(38)와 기판(39)의 하부 상호 연결부(3913) 사이의 상호 연결 신뢰성을 증가시킬 수 있다. 일부 예에서, 상호 연결 재료(41)의 측면은 캐비티 기판(31)의 인터페이스 유전체(316) 또는 기판(39)의 인터페이스 유전체(396)에 의해 덮일 수 있다.
도 8은 예시적인 반도체 디바이스(40)를 제조하기 위한 예시적인 방법의 단면도를 도시한다. 도 8에 도시된 예에서, 상호 연결 재료(41)는 먼저 기판(39)의 하부 상호 연결부(3913)에 도포(적용)된 다음 캐비티 기판(31)의 내부 상호 연결부(38)에 접속될 수 있다. 그 후, 열 압축 접합 공정, 매스 리플로우 공정 또는 레이저 빔 어시스트 접합 공정이 수행될 수 있다. 도 8에 도시된 상호 연결 재료(41)는 도 5-6과 관련하여 설명된 반도체 디바이스(30)의 예에 필요한 무 솔더 금속-금속 접합 온도보다 낮은 온도에서 내부 상호 연결부(38)와 하부 상호 연결부(3913)를 접합할 수 있다.
도 9a 내지 9d는 캐비티 기판(31)의 내부 상호 연결부(38)와 기판(39)의 하부 상호 연결부(3913) 사이의 접합을 위한, 도 5-8의 예에 기초한 여러 옵션을 나타낸다. 다음의 설명은 여러 무기 유전체 또는 유기 유전체를 포함하는 인터페이스 유전체(316 및 396)의 대표적인 예로 이루어질 것이지만, 다른 무기 또는 유기 유전체가 사용될 수 있다. 내부 상호 연결부(38)는 대표적으로 하나 이상의 금속층을 포함하는 것으로 설명될 것이지만, 다른 전도체가 사용될 수 있다. 또한, 더 나은 이해를 위해, 다음 논의에서, 캐비티 기판(31)은 내부 상호 접속부(38) 및 인터페이스 유전체(316)에 대해서만 설명될 것이며, 기판(39)은 하부 상호 접속부(3913) 및 인터페이스 유전체(396)에 대해서만 설명될 것이다.
도 9a에 도시된 예에서, 예시적인 구조는 캐비티 기판(31)의 인터페이스 유전체(316)로서 실리콘 산화물을 사용할 수 있고 캐비티 기판(31)의 내부 상호 연결부(38)로서 구리를 사용할 수 있다. 예시적인 구조는 기판(39)의 인터페이스 유전체(396)로서 실리콘 산화물을 사용할 수 있고 기판(39)의 하부 상호 연결부(3913)로서 구리를 사용할 수 있다. 캐비티 기판(31)에 사용되는 구리와 기판(39)에 사용되는 구리는 어닐링과 같은 솔더없는 금속 대 금속 접합 공정을 사용하여 서로 직접 접합될 수 있으며, 캐비티 기판(31)에 사용되는 실리콘 산화물 및 기판(39)에 사용되는 실리콘 산화물은 예를 들어 어닐링에 의한 공유 결합 공정을 사용하여 서로 결합할 수 있다. 여기서, 실리콘 산화물과 같은 경질 무기 재료가 인터페이스 유전체(316 및 396)로 사용되기 때문에 CMP 공정을 사용하여 평탄화를 달성할 수 있다. 이러한 예시적인 구조는 시간당 단위(UPH) 비율이 높을 수 있으며 극저온에서도 안정적인 결합 구조를 제공할 수 있다.
도 9b에 도시된 예에서, 예시적인 구조는 솔더 또는 주석(Sn)이 캐비티 기판(31)의 내부 상호 연결부(38)와 기판(39)의 하부 상호 연결부(3913) 사이의 상호 연결 재료(41)로서 배치된다는 점을 제외하고는 도 9a에 도시된 것과 유사 할 수 있다. 여기서, 예를 들어 CMP 공정을 사용하는 평탄화 후, 주석(Sn)은 캐비티 기판(31)의 내부 상호 연결부(38) 또는 기판(39)의 하부 상호 연결부(3913) 상에 침지 도금될 수 있으며, 캐비티 기판(31)의 내부 상화 연결부(38)와 기판(39)의 하부 상호 연결부(3913) 사이의 상호 연결 재료(41)로서 위치될 수 있다. 솔더 또는 주석(Sn)의 이러한 얇은 증착 또는 도금은 캐비티 기판(31)의 내부 상호 연결부(38)와 기판(39)의 하부 상호 연결부(3913)의 보다 낮은 온도에서의 접합을 도울 수 있다.
도 9c에 도시된 예에서, 예시 구조는 벤조시클로부텐(BCB)과 같은 유기 유전체가 기판(39)의 인터페이스 유전체(396)로 사용될 수 있다는 점을 제외하고는도 9a에 도시된 것과 유사할 수 있다. 이러한 방식으로, 캐비티 기판(31)에 사용되는 구리와 기판(39)에 사용되는 구리는 열 압착 및 어닐링에 의해 서로 결합될 수 있으며, 캐비티 기판(31)에 사용되는 실리콘 산화물과 기판(39)에 사용되는 BCB는 열 압착 및 어닐링에 의해 서로 접착될 수 있다. BCB와 같은 연성 유기 재료이 기판(39)의 인터페이스 유전체(396)로 사용되기 때문에, 평탄화를 달성하기 위해 플라이 절단 공정이 사용될 수 있다. 실리콘 산화물과 같은 경질 무기 재료이 계면 유전체(396)로 사용되기 때문에, CMP 공정을 사용하여 평탄화를 달성할 수 있다. 무기 재료 및 유기 재료 모두를 사용하는 이러한 접합 공정은 예시적인 구조를 입자에 덜 민감하게 만들 수 있고 캐비티 기판(31)과 기판(39) 사이에 높은 접합력을 제공할 수 있다.
도 9d에 도시된 예에서, 예시적인 구조는 벤조사이클로부텐(BCB)과 같은 유기 유전체가 캐비티 기판(31)의 인터페이스 유전체(316)로 사용될 수 있다는 점을 제외하고는 도 9c에 도시된 것과 유사할 수 있다. 이러한 방식으로, 캐비티 기판(31)에 사용되는 구리와 기판(39)에 사용되는 구리는 열 압착 결합 및 어닐링에 의해 상호 연결될 수 있고, 캐비티 기판(31)에 사용되는 BCB 및 기판(39)에 사용되는 BCB는 열 압착 결합 및 어닐링에 의해 상호 연결될 수 있다. BCB와 같은 연성 유기 재료이 캐비티 기판(31)의 인터페이스 유전체(316 및 396)로서 사용되기 때문에, 측면 평탄화를 달성하기 위해 플라이 절단 공정이 사용될 수 있다.
도 10a 내지 10d는 캐비티 기판(31)의 내부 상호 연결부(38)와 기판(39)의 하부 상호 연결부(3913) 사이의 접합을 위한, 도 5-8의 예에 기초한 여러 옵션을 나타낸다. 다음의 설명은 여러 무기 유전체 또는 유기 유전체를 포함하는 인터페이스 유전체(316 및 396)의 대표적인 예로 이루어질 것이지만, 다른 무기 또는 유기 유전체가 사용될 수 있다. 내부 상호 연결부(38)는 대표적으로 하나 이상의 금속층을 포함하는 것으로 설명될 것이지만, 다른 전도체가 사용될 수 있다. 또한, 더 나은 이해를 위해, 다음 논의에서 캐비티 기판(31)은 내부 상호 연결부(38) 및 인터페이스 유전체(316)에 대해서만 설명될 것이며, 기판(39)은 하부 상호 연결부(3913) 및 인터페이스 유전체(396)에 대해서만 설명될 것이다.
도 10a에 도시된 예에서, 예시적인 구조는 캐비티 기판(31)의 인터페이스 유전체(316)로서 실리콘 산화물을 사용할 수 있고 캐비티 기판(31)의 내부 상호 연결부(38)로서 구리를 사용할 수 있다. 예시적인 구조는 습윤성을 증가시키기 위해 내부 상호 연결부(38) 상에 도금된 금(Au)을 더 사용할 수 있다. 일부 예에서, 금(Au) 도금은 대략 1nm 내지 대략 10nm 범위의 두께를 가질 수 있다. 예시적인 구조는 BCB를 기판(39)의 인터페이스 유전체(396)로 사용할 수 있거나 니켈을 기판(39)의 하부 상호 연결부(3913)로 사용할 수 있다. 솔더 또는 주석(Sn)은 상호 연결 재료(41)로서 도금될 수 있다. 일부 예에서, 솔더 또는 주석(Sn) 도금은 약 2㎛ 내지 약 6㎛ 범위의 두께를 가질 수 있다. 상호 연결 재료(41)는 일반적으로 인터페이스 유전체(396)에 매립될 수 있다. 일부 예들에서, 실리콘 산화물과 같은 경질 무기 재료가 캐비티 기판(31)의 인터페이스 유전체(316)로서 사용되기 때문에, CMP 공정이 평탄화를 달성하기 위해 사용될 수 있다. BCB와 같은 연성 유기 재료이 기판(39)의 인터페이스 유전체(396)로 사용되기 때문에, 평탄화를 달성하기 위해 플라이 절단 공정이 사용될 수 있다. 캐비티 기판(31)의 내부 상호 연결부(38)(Cu 및 Au)는 솔더 또는 Sn과 같은 상호 연결 재료(41)를 사용하여 기판(39)의 하부 상호 연결부(3913, Ni)와 연결될 수 있다.
도 10b에 도시 된 예에서, 예시적인 구조는 BCB를 캐비티 기판(31)의 인터페이스 유전체(316)로 사용할 수 있고 니켈을 캐비티 기판(31)의 하부 상호 연결부(3913) 또는 캐비티 기판(31)의 내부 상호 연결부(38)로서 사용할 수 있다. 솔더 또는 주석(Sn)은 상호 연결 재료(41)로서 위치할 수 있다. 상호 연결 재료(41)는 공동 기판(31)의 인터페이스 유전체(316) 또는 기판(39)의 인터페이스 유전체(396)에 매립될 수 있다. 일부 예들에서, BCB와 같은 연성 유기 재료이 캐비티 기판(31) 및 기판(39) 모두에 대한 인터페이스 유전체(316 및 396)로서 사용되기 때문에, 캐비티 기판(31) 및 기판(39)은 모두 플라이 절단 공정을 사용하여 평탄화될 수 있다. 캐비티 기판(31)의 내부 상호 연결부(38,Ni)는 솔더 또는 Sn과 같은 상호 연결 재료(41)를 사용하여 기판(39)의 하부 상호 연결부(3913, Ni)에 연결될 수 있다.
도 10c에 도시된 예에서, 예시적인 구조는 폴리이미드(PI)가 기판(39)의 인터페이스 유전체(396)로서 사용될 수 있다는 점을 제외하고는 도 10a에 도시된 것과 유사할 수 있다. 이러한 배열은 예시적인 구조가 입자에 덜 민감하게 만들 수 있다. 캐비티 기판(31)과 기판(39) 사이에 높은 결합력을 제공할 수 있다.
도 10d에 도시된 예에서, 예시적인 구조는 폴리이미드(PI)가 캐비티 기판(31)의 인터페이스 유전체(316) 및 기판(39)의 인터페이스 유전체(396) 둘 모두로서 사용될 수 있다는 점을 제외하고는 도 10b에 도시된 것과 유사할 수 있다. 이러한 방식으로, 캐비티 기판(31)의 니켈과 기판(39)의 니켈은 열 압축 결합에 의해 상호 연결될 수 있고, 캐비티 기판(31)의 PI 및 기판(39)의 PI는 또한 열 압축 결합에 의해 상호 연결될 수 있다.
본 개시 내용은 특정 예에 대한 참조를 포함한다. 그러나, 본 발명의 범위를 벗어나지 않고 다양한 변경이 가능하고 균등물이 대체될 수 있음은 당업자에 의해 이해 될 것이다. 또한, 본 개시의 범위를 벗어나지 않고 개시된 예에 대한 수정이 이루어질 수 있다. 따라서, 본 개시 내용은 개시된 예들에 제한되지 않고, 본 개시 내용은 첨부된 청구 범위 내에 속하는 모든 예들을 포함할 것이다.

Claims (40)

  1. 제 1 유전체 구조; 및
    제 1 유전체 구조를 관통하고 하나 이상의 제 1 전도성 재분배 층을 포함하는 제 1 전도성 구조;를 포함하는 제 1 재배선 층(RDL) 기판:
    제 1 RDL 기판 위에, 제 1 전도성 구조와 결합된 전자 부품;
    제 1 RDL 기판의 상면 위에, 전자 부품이 내부에 있도록 하는 몸체;
    몸체 위의 제 2 유전체 구조; 및
    제 2 유전체 구조를 관통하고 하나 이상의 제 2 전도성 재분배 층을 포함하는 제 2 전도성 구조;를 포함하는 제 2 RDL 기판: 및
    제 1 전도성 구조와 제 2 전도성 구조 사이에 결합된 내부 상호 연결부를 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    전자 부품과 제 1 RDL 기판의 상면 사이에 있는 언더필을 더 포함하는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    몸체는 제 2 RDL 기판의 하면과 전자 부품의 상면 사이에서 연장되는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    전자 부품과 제 2 RDL 기판의 하면 사이에 접착제를 더 포함하고, 접착제는 전자 부품의 상면과 측면을 덮는, 반도체 디바이스.
  5. 제 1 항에 있어서,
    제 1 전도성 구조는 트레이스 및 하향 비아를 포함하는 전도성 경로를 포함하는, 반도체 디바이스.
  6. 제 5 항에 있어서,
    제 2 전도성 구조는 트레이스 및 상향 비아를 포함하는 전도성 경로를 포함하는, 반도체 디바이스.
  7. 제 1 항에 있어서,
    제 2 전도성 구조는 트레이스 및 상향 비아를 포함하는 전도성 경로를 포함하는, 반도체 디바이스.
  8. 제 1 항에 있어서,
    제 1 유전체 구조 및 제 2 유전체 구조는 코어리스(coreless)인, 반도체 디바이스.
  9. 제 1 항에 있어서,
    제 1 RDL 기판은 몸체와, 캐비티를 정의하고 전자 부품을 경계로 하는 몸체의 내부 측벽을 포함하는 캐비티 기판인, 반도체 디바이스.
  10. 제 9 항에 있어서,
    몸체의 내부 측벽 중 하나와 전자 부품의 측벽 사이에 갭이 정의되는, 반도체 디바이스.
  11. 제 1 항에 있어서,
    내부 상호 연결부는 금속 코어 볼을 포함하는, 반도체 디바이스.
  12. 제 1 항에 있어서,
    내부 상호 연결부는 필라를 포함하는, 반도체 디바이스.
  13. 제 1 항에 있어서,
    제 1 RDL 기판의 하면 상에 있는 추가 전자 부품을 더 포함하되, 추가 전자 부품은 제 1 전도성 구조와 결합되는, 반도체 디바이스.
  14. 하부 기판을 하부 캐리어 상에 제공하되, 하부 기판은 제 1 유전체 구조, 제 1 전도성 구조, 및 하부 기판의 제 1 면에 있는 상부 상호 연결부를 포함하는, 단계;
    하부 기판 위에 전자 부품을 제공하되, 전자 부품은 제 1 전도성 구조와 결합되는, 단계;
    상부 캐리어 상에 상부 기판을 제공하되, 상부 기판은 제 2 유전체 구조, 제 2 전도성 구조, 및 상부 기판의 제 1 면 상에 있는 하부 상호 연결부를 포함하는, 단계;
    하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 하나와 결합된 내부 상호 연결부를 제공하는 단계;
    하부 기판 위에 상부 기판을 제공하되, 상부 기판은 하부 기판에 대해 반전되는, 단계;
    내부 상호 연결부를 하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 다른 하나에 결합하는 단계;
    하부 기판과 상부 기판 사이에 몸체를 제공하되, 전자 부품이 몸체 내에 있는, 단계;
    상부 캐리어와 하부 캐리어를 제거하는 단계; 및
    상부 기판, 하부 기판 및 몸체를 통해 싱귤레이션하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  15. 제 14 항에 있어서,
    상부 캐리어를 제거하기 전에:
    하부 캐리어를 제거하는 단계; 및
    하부 기판의 하면 상에 외부 상호 연결부를 제공하여 제 1 전도성 구조와 결합하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  16. 제 14 항에 있어서,
    몸체를 제공하기 전에 전자 부품의 상면과 상부 기판의 제 1 면 사이에 접착제를 제공하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  17. 하부 기판을 하부 캐리어 상에 제공하되, 하부 기판은 제 1 유전체 구조, 제 1 전도성 구조, 및 하부 기판의 제 1 면에 있는 상부 상호 연결부를 포함하는, 단계;
    하부 기판 위에 전자 부품을 제공하되, 전자 부품은 제 1 전도성 구조와 결합되는, 단계;
    상부 캐리어 상에 상부 기판을 제공하되, 상부 기판은 제 2 유전체 구조, 제 2 전도성 구조, 및 상부 기판의 제 1 면 상의 하부 상호 연결부를 포함하는, 단계;
    하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 하나와 결합된 내부 상호 연결부를 제공하는 단계;
    제 1 상부 기판 유닛을 정의하기 위해 상부 기판 및 상부 캐리어를 통해 싱귤레이션하는 단계;
    전자 부품 및 하부 기판 위에 제 1 상부 기판 유닛을 제공하는 단계;
    내부 상호 연결부를 하부 기판의 상부 상호 연결부 또는 상부 기판의 하부 상호 연결부 중 다른 하나와 결합하는 단계;
    하부 기판과 제 1 상부 기판 유닛 사이에 몸체를 제공하되, 전자 부품이 몸체 내에 있고, 몸체는 제 1 상부 기판 유닛의 주변을 덮는, 단계;
    상부 캐리어와 하부 캐리어를 제거하는 단계; 및
    제 1 상부 기판 유닛, 하부 기판 및 몸체를 싱귤레이션하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  18. 제 17 항에 있어서,
    하부 캐리어를 제거하기 전에,
    제 1 상부 기판 유닛으로부터 상부 캐리어를 제거하는 단계; 및
    제 1 상부 기판 유닛 위에 추가 캐리어를 제공하는 단계;
    하부 캐리어를 제거한 후;
    하부 기판의 하면에 외부 상호 연결부를 제공하는 단계; 및
    제 1 상부 기판 유닛, 하부 기판 및 몸체의 싱귤레이션을 수행하기 전에 추가 캐리어를 제거하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  19. 제 17 항에 있어서,
    하부 기판의 하면에 추가 전자 부품을 제공하되, 추가 전자 부품은 제 1 전도성 구조와 결합되는, 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  20. 제 17 항에 있어서,
    제 1 상부 기판 유닛, 하부 기판 및 몸체를 싱귤레이션하는 단계는:
    제 1 상부 기판 유닛의 주변을 따라 부분적으로 톱질하는 단계, 그리고 그후에,
    몸체와 하부 기판을 통해 싱귤레이이션하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  21. 제 1 전도성 구조;
    제 1 전도성 구조 위에 있고, 제 1 몸체에 캐비티를 정의하는 내부 측벽을 포함하는 제 1 몸체;
    제 1 몸체 위의 제 1 인터페이스 유전체; 및
    제 1 몸체 및 제 1 인터페이스 유전체 내에 있고, 제 1 전도성 구조와 결합되는 제 1 내부 상호 연결부;를 포함하는 제 1 기판:
    제 2 인터페이스 유전체;
    제 2 인터페이스 유전체 위의 제 2 몸체; 및
    제 2 몸체 위에 있고, 제 2 몸체 및 제 2 인터페이스 유전체에 제 2 내부 상호 연결부를 포함하는 제 2 전도성 구조;를 포함하는 제 1 기판 위의 제 2 기판; 및
    캐비티 내의 전자 부품;을 포함하고,
    제 2 내부 상호 연결부는 제 1 내부 상호 연결부와 결합되는, 반도체 디바이스.
  22. 제 21 항에 있어서,
    제 1 내부 상호 연결부의 일면은 제 1 인터페이스 유전체의 일면과 동일 평면 상에 있는, 반도체 디바이스.
  23. 제 21 항에 있어서,
    제 2 내부 상호 연결부의 일면은 제 2 인터페이스 유전체의 일면과 동일 평면 상에 있는, 반도체 디바이스.
  24. 제 21 항에 있어서,
    제 1 내부 상호 연결부의 상면은 제 2 내부 상호 연결부의 하면과 접촉하는, 반도체 디바이스.
  25. 제 21 항에 있어서,
    제 1 내부 상호 연결부와 제 2 내부 상호 연결부 사이에 상호 연결 재료를 더 포함하는, 반도체 디바이스.
  26. 제 25 항에 있어서,
    제 1 내부 상호 연결부의 일면은 제 1 인터페이스 유전체의 일면으로부터 리 세스(recessed)되고, 상호 연결 재료는 제 1 인터페이스 유전체로 연장되어 제 1 내부 상호 연결부와 접촉하는, 반도체 디바이스.
  27. 제 25 항에 있어서,
    제 2 내부 상호 연결부의 일면은 제 2 인터페이스 유전체의 일면으로부터 리 세스(recessed)되고, 상호 연결 재료는 제 2 인터페이스 유전체로 연장되어 제 2 내부 상호 연결부와 접촉하는, 반도체 디바이스.
  28. 제 21 항에 있어서,
    제 1 내부 상호 연결부는 제 1 몸체로부터 제 1 인터페이스 유전체로 돌출되는, 반도체 디바이스.
  29. 제 21 항에 있어서,
    제 2 내부 상호 연결부는 제 2 몸체로부터 제 2 인터페이스 유전체로 돌출되는, 반도체 디바이스.
  30. 제 21 항에 있어서,
    제 1 몸체는 제 1 무기 재료를 포함하고, 제 1 인터페이스 유전체는 제 1 무기 재료와 상이한 제 2 무기 재료를 포함하는, 반도체 디바이스.
  31. 제 21 항에 있어서,
    제 1 인터페이스 유전체는 제 2 인터페이스 유전체와 접촉하는, 반도체 디바이스.
  32. 제 21 항에 있어서,
    제 2 인터페이스 유전체는 제 1 인터페이스 유전체 및 전자 부품과 접촉하는, 반도체 디바이스.
  33. 제 21 항에 있어서,
    제 1 몸체는 실리콘을 포함하는, 반도체 디바이스.
  34. 제 21 항에 있어서,
    제 1 몸체는 유리를 포함하는, 반도체 디바이스.
  35. 제 21 전도성 구조;
    제 1 전도성 구조 위의 제 1 몸체;
    제 1 몸체 위의 제 1 인터페이스 유전체; 및
    제 1 몸체 및 제 1 인터페이스 유전체 내에 있고, 제 1 전도성 구조와 결합된 제 1 내부 상호 연결부;를 포함하는 제 1 기판:
    제 2 인터페이스 유전체;
    제 2 인터페이스 유전체 위의 제 2 몸체;
    제 2 몸체 위에 있고, 제 2 몸체 및 제 2 인터페이스 유전체 내에 있는 제 2 내부 상호 연결부를 포함하는 제 2 전도성 구조;를 포함하는 제 1 기판 위의 제 2 기판;
    제 1 몸체의 전자 부품; 및
    제 1 내부 상호 연결부 및 제 2 내부 상호 연결부와 결합된 상호 연결 재료를 포함하는, 반도체 디바이스.
  36. 제 35 항에 있어서,
    제 1 내부 상호 연결부는 제 1 인터페이스 유전체에 부분적으로 리세스되고, 상호 연결 재료는 제 1 인터페이스 유전체에 부분적으로 있는, 반도체 디바이스.
  37. 제 35 항에 있어서,
    제 2 내부 상호 연결부는 제 2 인터페이스 유전체에 부분적으로 리세스되고, 상호 연결 재료는 제 2 인터페이스 유전체에 부분적으로 있는, 반도체 디바이스.
  38. 제 1 전도성 구조, 제 1 전도성 구조 위의 제 1 몸체를 포함하고, 제 1 몸체의 캐비티를 정의하는 내부 측벽, 제 1 몸체 위의 제 1 인터페이스 유전체, 및 제 1 몸체 및 제 1 인터페이스 유전체 내에 있고 제 1 전도성 구조와 결합된 제 1 내부 상호 연결부를 포함하는 제 1 기판을 제공하는 단계;
    제 2 인터페이스 유전체, 제 2 인터페이스 유전체 위에 제 2 몸체, 및 제 2 몸체 위에 제 2 전도성 구조를 포함하고, 제 2 몸체 및 제 2 인터페이스 유전체 내에 있는 제 2 내부 상호 연결부를 포함하는, 제 1 기판 위에 제 2 기판을 제공하는 단계;
    캐비티에 전자 부품을 제공하는 단계; 및
    제 2 내부 상호 연결부를 제 1 내부 상호 연결부와 결합하는 단계를 포함하는, 방법.
  39. 제 38 항에 있어서,
    제 1 내부 상호 연결부의 상면은 제 2 내부 상호 연결부의 하면과 접촉하는, 방법.
  40. 제 38 항에 있어서,
    결합 이전에 제 2 내부 상호 연결부와 제 1 내부 상호 연결부의 사이에 상호 연결 재료를 제공하는 단계를 더 포함하는, 방법.
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