[go: up one dir, main page]

CN108987380B - 半导体封装件中的导电通孔及其形成方法 - Google Patents

半导体封装件中的导电通孔及其形成方法 Download PDF

Info

Publication number
CN108987380B
CN108987380B CN201711338372.5A CN201711338372A CN108987380B CN 108987380 B CN108987380 B CN 108987380B CN 201711338372 A CN201711338372 A CN 201711338372A CN 108987380 B CN108987380 B CN 108987380B
Authority
CN
China
Prior art keywords
region
conductive
conductive pad
package
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711338372.5A
Other languages
English (en)
Other versions
CN108987380A (zh
Inventor
谢正贤
许立翰
吴伟诚
陈宪伟
叶德强
吴集锡
余振华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108987380A publication Critical patent/CN108987380A/zh
Application granted granted Critical
Publication of CN108987380B publication Critical patent/CN108987380B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8234—Bonding interfaces of the connector
    • H01L2224/82345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8236—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/82365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8238—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/82385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种实施例封装件包括密封在第一密封剂中的第一集成电路管芯；延伸穿过第一密封剂的第一贯通孔；以及设置在位于第一贯通孔和第一密封剂上方的介电层中的导电焊盘。导电焊盘包括第一区域，其中，在顶视图中，第一区域电连接至第一贯通孔并且具有环绕第一贯通孔的外边界的外边界。封装件还包括延伸穿过导电焊盘的第一区域的第一介电区。在顶视图中，第一区域的材料环绕第一介电区。本发明的实施例还涉及半导体封装件中的导电通孔及其形成方法。

Description

半导体封装件中的导电通孔及其形成方法
技术领域
本发明的实施例涉及半导体封装件中的导电通孔及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业经历了快速增长。大多数情况下，集成密度的改进是由最小部件尺寸的不断减小引起的，这允许将更多的组件集成到给定的区域。随着对缩小电子器件的需求的增长，已经出现了对更小和更具创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，在底部半导体封装件的顶部上堆叠顶部半导体封装件以提供高水平的集成和组件密度。PoP技术通常能够在印刷电路板(PCB)上产生具有增强的功能和小占用面积的半导体器件。
发明内容
本发明的实施例提供了一种封装件，包括：第一集成电路管芯，密封在第一密封剂中；第一贯通孔，延伸穿过所述第一密封剂；导电焊盘，设置在位于所述第一贯通孔和所述第一密封剂上方的介电层中，其中，在顶视图中，所述导电焊盘包括电连接至所述第一贯通孔的第一区域，并且具有环绕所述第一贯通孔的外边界的外边界；以及第一介电区，延伸穿过所述导电焊盘的所述第一区域，其中，在顶视图中，所述第一区域的导电材料环绕所述第一介电区。
本发明的另一实施例提供了一种封装件，包括：第一贯通孔，延伸穿过第一模塑料；第二贯通孔，延伸穿过第二模塑料，其中，在顶视图中，所述第一贯通孔和所述第二贯通孔重叠；以及导电焊盘，位于所述第一模塑料和所述第二模塑料之间的介电层中，其中，所述导电焊盘包括：第一导电区，电连接至所述第一贯通孔，其中，所述介电层的材料限定延伸穿过所述第一导电区的一个或多个第一绝缘区；以及第二导电区，电连接至所述第二贯通孔，其中，所述介电层的材料还限定延伸穿过所述第二导电区的一个或多个第二绝缘区。
本发明的又一实施例提供了一种方法，包括：将第一半导体管芯和第一贯通孔密封在第一密封剂中；在所述第一贯通孔上方形成导电焊盘，其中，所述导电焊盘包括：第一区域，电连接至所述第一贯通孔，其中，在顶视图中，所述第一区域与所述第一贯通孔重叠且大于所述第一贯通孔；以及第一开口，延伸穿过所述第一区域；以及在所述导电焊盘上方沉积介电层，其中，沉积所述介电层包括用所述介电层的介电材料填充所述第一开口。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图11、图12A、图12B、图12C、图12D和图13至图18示出根据一些实施例的制造半导体器件封装件的各个中间阶段的截面图和顶视图。
图19示出根据一些实施例的半导体器件封装件的截面图。
图20示出根据一些实施例的半导体器件封装件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。本文中讨论的方法实施例可能讨论为以特定顺序实施；然而，可以以任何逻辑顺序实施其他方法实施例。
可以在特定的上下文(即具有至少两层级的密封的半导体管芯的封装结构)中讨论本文所讨论的实施例。贯通孔延伸穿过在每个层级处密封半导体管芯的密封剂。在密封的半导体管芯的层级之间设置再分布结构(例如，包括一个或多个绝缘层中的导线)。
在一些实施例中，每个层级的贯通孔可以定向为使得它们的位置在视图中重叠。导电焊盘设置在位于重叠的贯通孔之间的再分布结构中，以提供至/来自重叠的贯通孔的电路由，以减少重叠的贯通孔之间的干扰和/或减少重叠的贯通孔之间的应力。例如，导电焊盘可以连接至第一层级中的第一贯通孔(例如，设置在导电焊盘下方)和第二层级中的第二贯通孔(例如，设置在导电焊盘上方)。导电焊盘可以电隔离或电连接第一贯通孔和第二贯通孔。
在一些实施例中，图案化导电焊盘以包括位于导电焊盘的导电材料中的开口。例如，可以利用再分布结构的绝缘材料填充开口。通过减小导电焊盘的导电材料(例如，较低的金属密度)的整体密度，可以有利地减小由导电焊盘自身引起的应力。不受特定理论的束缚，并且如下面更详细描述的，导电焊盘的减小的金属密度可以减少诸如应力引起的侧壁剥离、热循环测试故障等的制造缺陷。
图1至图18示出根据一些实施例的在用于形成第一封装组件的工艺期间的中间步骤的截面图。图1示出载体衬底100和形成在载体衬底100上的释放层102。示出分别用于形成第一封装件的第一封装件区600和用于形成第二封装件的第二封装件区602。
载体衬底100可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底100可以是晶圆，从而使得可以同时在载体衬底100上形成多个封装件。释放层102可以由聚合物基材料形成，释放层102可以与载体衬底100一起从在后续步骤中将要形成的上面的结构中去除。在一些实施例中，释放层102是诸如光热转换(LTHC)释放涂层的环氧树脂基热释放材料，该材料在加热时失去其粘性。在其他实施例中，释放层102可以是紫外(UV)胶，当暴露于紫外光时，该释放层102失去其粘性。释放层102可以以液体形成进行分配并被固化，其中，释放层102可以是层压到载体衬底100上的层压膜，或者可以是类似物。释放层102的顶面可以是水平的并且可以具有高度的共面性。
在图2中，形成介电层104和金属化图案106(有时称为再分布层106或再分布线106)。如图2所示，在释放层102上形成介电层104。介电层104的底面可以与释放层102的顶面接触。在一些实施例中，介电层104由诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物形成。在其他实施例中，介电层104由诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等的氧化物等形成。可以通过诸如旋涂、化学汽相沉积(CVD)、层压等或它们的组合的任何可接受的沉积工艺形成介电层104。
在介电层104上形成金属化图案106。作为形成金属化图案106的实例，在介电层104上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以暴露于光，从而用于图案化。光刻胶的图案对应于金属化图案106。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案106。
在图3中，在金属化图案106和介电层104上形成介电层108。在一些实施例中，介电层108由聚合物形成，其中，该聚合物可以是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层108由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG等氧化物等形成。可以通过旋涂、层压、CVD等或它们的组合形成介电层108。然后图案化介电层108以形成开口从而暴露金属化图案106的部分。当介电层是光敏材料时，诸如通过将介电层108暴露于光的可接受的工艺来实施图案化，或者例如，通过使用例如各向异性蚀刻的蚀刻来实施图案化。
介电层104和108以及金属化图案106可以称为再分布结构110。如图所示，再分布结构110包括两个介电层104和108以及一个金属化图案106。在其他实施例中，再分布结构110可以包括任何数量的介电层、金属化图案和通孔。通过重复用于形成金属化图案106和介电层108的工艺，可以在再分布结构110中形成一个或多个额外的金属化图案和介电层。可以通过在下面的介电层的开口中形成晶种层和金属化图案的导电材料而在金属化图案的形成期间形成通孔。通孔可以因此可以互连并电连接各个金属化图案。
还在图3中，形成贯通孔112。作为形成贯通孔112的实例，在例如如图所示的介电层108和金属化图案106的暴露部分的背侧再分布结构110上方形成晶种层。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等形成晶种层。在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以暴露于光，从而用于图案化。光刻胶的图案对应于贯通孔。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成贯通孔112。
在图4中，集成电路管芯114通过粘合剂116粘附至介电层108。如图4所示，在第一封装件区600和第二封装件区602的每个中粘附一个集成电路管芯114。在其他实施例中，可以在每个区中粘附多个集成电路管芯114。集成电路管芯114可以是裸管芯，诸如逻辑管芯(例如，中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯)、功率管理管芯(例如，功率管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。而且，在一些实施例中，集成电路管芯114可以是不同的尺寸(例如，不同的高度和/或表面积)，并且在其他实施例中，集成电路管芯114可以是相同的尺寸(例如，相同的高度和/或表面积)。
在粘附至介电层108之前，可以根据适用的制造工艺处理集成电路管芯114，以在集成电路管芯114中形成集成电路。例如，集成电路管芯114均包括掺杂或未掺杂的诸如硅的半导体衬底118或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。还可以使用诸如多层衬底或梯度衬底的其他衬底。诸如晶体管、二极管、电容器、电阻器等的器件可以形成在半导体衬底118中和/或上，并且可以通过互连结构120互连以形成集成电路，其中，例如通过位于半导体衬底118上的一个或多个介电层中的金属化图案形成互连结构120。
集成电路管芯114还包括诸如铝焊盘的焊盘122，制造至该焊盘122的外部连接。焊盘122位于可称为集成电路管芯114的相应有源侧的一侧上。钝化膜124位于集成电路管芯114上并且位于焊盘122的部分上。开口穿过钝化膜124至焊盘122。诸如导电柱(例如，包括诸如铜的金属)的管芯连接件126位于穿过钝化膜124的开口中并且机械地连接且电连接至相应的焊盘122。可以通过例如镀等形成管芯连接件126。管芯连接件126电连接集成电路管芯114的相应集成电路。
介电材料128位于诸如钝化膜124和管芯连接件126上的集成电路管芯114的有源侧上。介电材料128横向地密封管芯连接件126，并且介电材料128与相应的集成电路管芯114横向上共末端。介电材料128可以是诸如PBO、聚酰亚胺、BCB等的聚合物；诸如氮化硅等的氮化物；诸如氧化硅、PSG、BSG、BPSG等的氧化物等或它们的组合，并且可以例如通过旋涂、层压、CVD等形成。
粘合剂116位于集成电路管芯114的背侧上，并将集成电路管芯114粘附至诸如所示的介电层108的背侧再分布结构110。粘合剂116可以是任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。可以将粘合剂116施加到集成电路管芯114的背侧(诸如施加至相应半导体晶圆的背侧)，或者可以施加在载体衬底100的表面上方。可以通过诸如锯切或切割来分割集成电路管芯114，并且使用例如拾取和放置工具通过粘合剂116将集成电路管芯114粘附至介电层108。
集成电路管芯114在上面示出和描述为裸管芯(例如，未封装的管芯)。在其他实施例中，管芯114可以是封装的芯片(例如，与其他封装部件(诸如再分布结构/无源器件等)集成的一个或多个裸管芯)。例如，管芯114可以是包括多个堆叠且互连的存储器管芯的存储器封装件(例如，混合存储器数据集)。
在图5中，在各个组件上形成密封剂130。密封剂130可以是模塑料、环氧树脂等，并且可以通过压缩模制、传递模制等来施加。在固化之后，密封剂130可以经历研磨工艺以暴露贯通孔112和管芯连接件126。在研磨工艺之后，贯通孔112、管芯连接件126和密封剂130的顶面共面。在一些实施例中，例如，如果已经暴露贯通孔112和管芯连接件126，则可以省略研磨。密封在密封剂130中的集成电路管芯114和延伸穿过密封剂130的贯通孔112形成半导体封装件(例如，半导体封装件200，参见图18)的层级200A(有时称为层200A)。
在图6至图10中，形成再分布结构141(见图10)。如图10所示，再分布结构141包括介电层132和140以及金属化图案138(有时称为再分布层138或再分布线138)。
在图6中，在密封剂130、贯通孔112和管芯连接件126上沉积介电层132。在一些实施例中，介电层132由聚合物形成，其中，该聚合物可以是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层132由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG等氧化物等形成。可以通过旋涂、层压、CVD等或它们的组合形成介电层132。
在图7中，然后图案化介电层132。图案形成开口以暴露贯通孔112和管芯连接件126的部分。当介电层是光敏材料时，诸如通过将介电层132暴露于光的可接受的工艺来实施图案化，或者例如，通过使用例如各向异性蚀刻的蚀刻来实施图案化。如果介电层132是光敏材料，则可以在曝光之后显影介电层132。
在图8中，在介电层132上形成具有通孔的金属化图案138。作为形成金属化图案138的实例，晶种层(未示出)形成在介电层132上方并且位于穿过介电层132的开口中。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以暴露于光，从而用于图案化。光刻胶的图案对应于金属化图案138。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案138和通孔。在穿过介电层132的开口中形成至例如贯通孔112和/或管芯连接件126的通孔。
金属化图案138包括导电焊盘138A，导电焊盘138A通过延伸穿过介电层132的通孔113电连接至贯通孔112。每个导电焊盘138A连接至形成在导电焊盘138A下方的相应贯通孔112，并且每个导电焊盘138A后续连接至形成在导电焊盘138A上方的相应贯通孔142(参见图11和图12A)。将相对于图12A至图12D更详细地描述导电焊盘138A的形状，并且导电焊盘138A的形状可以有利地减小应力和制造缺陷。例如，开口可以延伸穿过导电焊盘138A，以便减小导电焊盘138A的材料密度(例如，金属密度)，从而减少由导电焊盘138A产生的对后续形成的封装部件(例如，介电层140，参见图9)的应力。
在图9中，在金属化图案138和介电层132上沉积介电层140。可以沉积介电层140以填充导电焊盘138A中的开口。在一些实施例中，介电层140由聚合物形成，其中，该聚合物可以是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层140由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG等氧化物等形成。可以通过旋涂、层压、CVD等或它们的组合形成介电层140。
在图10中，然后图案化介电层140。图案化形成开口以暴露金属化图案138的部分(包括导电焊盘138A的部分)。当介电层为光敏材料时，诸如通过将介电层140暴露于光的可接受的工艺实施图案化，或者例如，通过使用各向异性蚀刻的蚀刻来实施图案化。如果介电层140是光敏材料，则可以在曝光之后显影介电层140。
因此，在层级200A(包括集成电路管芯114和贯通孔112)上方形成再分布结构141。再分布结构141示出为包括两个介电层132和140以及一个金属化图案138。在其他实施例中，再分布结构141可以包括不同数量的介电层(例如，多于两个)和/或金属化图案(例如，形成在金属化图案138上方的额外的金属化图案)。
在图11中，形成贯通孔142。作为形成贯通孔142的实例，如图所示，例如，在介电层140和金属化图案138的暴露部分(例如，导电焊盘138A的暴露部分)的再分布结构141上方形成晶种层。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等形成晶种层。在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以暴露于光，从而用于图案化。光刻胶的图案对应于贯通孔。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成贯通孔142。
每个贯通孔142连接至相应的导电焊盘138A，导电焊盘138A也连接至层级200A中的贯通孔112。图12A和图12B示出贯通孔112、贯通孔142和导电焊盘138A的配置的更详细的图。特别地，图12A示出图11的框12内的部件的详细的截面图。图12B示出沿着图12A的线12B-12B获取的导电焊盘138A的顶视图。图12A的截面图是沿着图12B的线12A-12A获取的。
如图12A所示，贯通孔112通过延伸穿过介电层132的通孔113连接至导电焊盘138A，并且贯通孔142通过从介电层140的顶面延伸至导电焊盘138A的通孔143连接至导电焊盘138A。在顶视图中(参见图12B)，贯通孔112、贯通孔142、通孔113和通孔143可以具有圆形(例如，大致圆形)的形状。其他形状也是可以预期的。贯通孔112的截面宽度表示为距离D1(参见图12A)，在顶视图(参见图12B)中，贯通孔112的截面宽度对应于贯通孔112的直径。在一些实施例中，距离D1在约170μm至约210μm的范围内。贯通孔142的截面宽度表示为距离D2(参见图12A)，在顶视图(参见图12B)中，贯通孔142的截面宽度对应于贯通孔142的直径。在一些实施例中，距离D2在约100μm至约160μm的范围内。通孔113的截面宽度表示为距离D6(参见图12A)，在顶视图(参见图12B)中，通孔113的截面宽度对应于通孔113的直径。在一些实施例中，距离D6在约20μm至约45μm的范围内。通孔143的截面宽度表示为距离D7(参见图12A)，在顶视图(参见图12B)中，通孔143的截面宽度对应于通孔143的直径。在一些实施例中，距离D7在约20μm至约45μm的范围内。在其他实施例中，距离D1、D2、D6和D7可以不同。
图12B示出导电焊盘138A的顶视图。在图12B中以虚线示出贯通孔112、通孔113、贯通孔142和通孔143的位置。如图12B所示，在顶视图中，贯通孔112和贯通孔142重叠。在顶视图中，贯通孔112和贯通孔142之间的最大重叠距离表示为距离D9，在一些实施例中，距离D9可以在约10μm至约60μm的范围内。在其他实施例中，距离D9可以不同。
导电焊盘138A包括第一区域144A和第二区域144B。第一区域144A通过通孔113电连接至贯通孔112，并且第二区域144B通过通孔143电连接至贯通孔142。第一区域144A具有圆形形状(例如，大致圆形)，其中，该圆形形状可以与贯通孔112大致同心。在一些实施例中，在顶视图中，第一区域144A完全围绕贯通孔112。例如，在顶视图中，第一区域144A的外边界可以完全环绕贯通孔112。在一些实施例中，第一区域144A的直径D3可以等于贯通孔112的直径(例如距离D1)加上约40μm。第二区域144B具有圆形形状(例如，大致圆形)，其中，该圆形形状可以与贯通孔142大致同心。在一些实施例中，在顶视图中，第二区域144B完全围绕贯通孔142。例如，在顶视图中，第二区域144B的外边界可以完全环绕贯通孔142。在一些实施例中，第二区域144B的直径D4可以等于贯通孔142的直径(例如距离D2)加上约40μm。在其他实施例中，距离D3和D4可以不同。
因为在顶视图中，贯通孔112和贯通孔142重叠，所以在顶视图中第一区域144A和第二区域144B也可以重叠。第一区域144A和第二区域144B之间的重叠表示为区域144C。在各个实施例中，第一区域144A、第二区域144B和区域144C在贯通孔112和贯通孔142之间提供屏蔽(例如，免受电磁干扰)。
在图12B的实施例中，贯通孔112和贯通孔142传输不同的电信号。例如，再分布线148A电连接至第一区域144A，其中，第一区域144A电连接至贯通孔112。作为另一实例，再分布线148B电连接至第二区域144B，其中，第二区域144B电连接至贯通孔142。再分布线148A提供至和来自用于贯通孔112的封装件的不同区域的电路由，并且再分布线148B提供至和来自用于贯通孔142的封装件的不同区域的电路由。因为再分布线148A和148B携带不同的电信号，所以在导电焊盘138A中图案化开口146C以将第一区域144A(和再分布线148A/贯通孔112)与第二区域144B(和再分布线148B/贯通孔142)电隔离。例如，可以用介电层140的介电材料填充开口146C。如此，开口146C在本文中也可以称为介电区146C或绝缘区146C。在一些实施例中，开口146C完全环绕其中区域144A和区域144B重叠的区域144C。例如，开口146C电隔离区域144A、144B和144C。在一些实施例中，开口146C的宽度表示为D8，在一些实施例中，D8可以在10μm至20μm的范围内。在其他实施例中，距离D8可以不同。
开口146A延伸穿过区域144A，并且开口146B延伸穿过区域144B，以便降低区域144A和区域144B的材料密度(例如，金属密度)。在顶视图(参见图12B)中，区域144A和区域144B的导电材料可以完全环绕相应的开口146A和146B。开口146A和146B延伸穿过导电焊盘138A并且填充有围绕导电焊盘138A的介电材料(例如，介电层140)。因此，开口146A和146B也可以分别称为介电区146A和146B。开口146A和146B的每个可以具有或不具有相同的尺寸。例如，开口146A和146B的每个的宽度表示为D5，在一些实施例中，D5可以在10μm至20μm的范围内。在其他实施例中，距离D5可以不同。
在图12B中，由箭头150示出由导电焊盘138A在周围的材料(例如，介电层140)上引起的应力。例如，应力可以沿着从区域144A和区域144B的中心向外延伸的方向。通过结合开口146A和146B以沿着应力的方向(例如，箭头150)去除导电焊盘138A的材料，可以有利地减小由导电焊盘138A引起的应力。这种应力的减小可以进一步减少诸如剥离、裂纹、热循环测试故障等的制造缺陷。因此，可以提高制造封装件的产量。
图12B示出导电焊盘138A的一种可能的配置。其他实施例可以包括具有不同数量的开口146A、146B和/或146C的不同配置138A。例如，图12C示出根据可选实施例的导电焊盘138A的顶视图。图12C的导电焊盘可以类似于图12B的导电焊盘，其中相同的参考标号表示相同的元件。例如，距离D1、D2、D3、D4、D5、D6、D7、D8和D9可以类似于上面相对于图12B描述的尺寸。在其他实施例中，距离D1、D2、D3、D4、D5、D6、D7、D8和D9不同。类似于图12B所示的配置，贯通孔112和142携带不同的电信号。如图12C所示，仅一个开口146C将第一区域144A(以及再分布线148A/贯通孔112)与第二区域144B(以及再分布线148B/贯通孔142)电隔离。可以在开口146C的一侧上设置第一区域144A和第二区域144B所重叠的区域144C。此外，第一区域144A中的开口146A的数量可以不同于第二区域144B中的开口146B的数量。例如，第一区域144A可以包括四个开口146A，而第二区域144B仅包括两个开口146B。
图12D示出根据可选实施例的导电焊盘138A的顶视图。图12D的导电焊盘可以类似于图12B的导电焊盘，其中相同的参考标号表示相同的元件。例如，距离D1、D2、D3、D4、D5、D6、D7、D8和D9可以类似于上面相对于图12B描述的尺寸。在其他实施例中，距离D1、D2、D3、D4、D5、D6、D7、D8和D9不同。例如，距离D9可以是距离D3和D4的100％(例如，第一区域144A和第二区域144B可以完全重叠)。与图12B和图12C所示的配置不同，贯通孔112和142携带相同的电信号。例如，贯通孔112和142可以携带电源信号或接地信号。如图12D所示，排除开口146C，并且导电焊盘138A电连接第一区域144A(以及再分布线148A/贯通孔112)和第二区域144B(和再分布线148B/贯通孔142)。此外，第一区域144A中的开口146A的数量可以与第二区域144B中的开口146B的数量相同或不同。例如，第一区域144A可以包括四个开口146A，而第二区域144B仅包括两个开口146B。在其他实施例中，区域144A和区域144B的每个可以包括不同数量的开口146A和/或开口146B。
尽管图12B、图12C和图12D示出用于导电焊盘138A的不同实施例配置，但是封装件可以包括具有不同配置的组合的导电焊盘138A。也就是说，图12B、图12C和图12D所示的导电焊盘138A的配置不是相互排斥的。单个器件封装件可以包括具有相同配置或不同配置的导电焊盘。例如，单个器件封装件可以包括具有由图12A所示的配置的第一导电焊盘，具有由图12C所示的配置的第二导电焊盘，和/或具有由图12D所示的配置的第三导电焊盘。
在图13中，集成电路管芯152通过粘合剂154粘附至介电层140。如图13所示，在第一封装件区600和第二封装件区602中的每个中粘附一个集成电路管芯152。在其他实施例中，可以在每个区域中粘附多个集成电路管芯152。集成电路管芯152可以是裸管芯，诸如逻辑管芯(例如，中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯)、功率管理管芯(例如，功率管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。而且，在一些实施例中，集成电路管芯152可以是不同的尺寸(例如，不同的高度和/或表面积)，并且在其他实施例中，集成电路管芯152可以是相同的尺寸(例如，相同的高度和/或表面积)。在其他实施例中，集成电路管芯152可以是封装的器件。
在各个实施例中，集成电路管芯152可以类似于集成电路管芯114，并且因此为了简明，省略了集成电路管芯152的详细描述。本文包括的集成电路管芯114的任何描述同样适用于集成电路管芯152。例如，虽然示出为裸管芯，但集成电路管芯152可以是封装的管芯。根据封装件设计，由集成电路管芯114和152提供的功能可以相同或不同。
在图14中，在各个组件上形成密封剂156。密封剂156可以是模塑料、环氧树脂等，并且可以通过压缩模制、传递模制等来施加。在固化之后，密封剂156可以经历研磨工艺以暴露贯通孔142和集成电路管芯152的管芯连接件。在研磨工艺之后，贯通孔142、集成电路管芯152和密封剂156的顶面共面。在一些实施例中，例如，如果已经暴露贯通孔142和集成电路管芯152的管芯连接件，则可以省略研磨。密封在密封剂156中的集成电路管芯152和延伸穿过密封剂156的贯通孔142形成半导体封装件(例如，半导体封装件200，参见图18)的层级200B(有时称为层200B)。
在图15中，形成再分布结构172。再分布结构172包括介电层158、162、166和170以及金属化图案160、164和168(有时称为再分布层160、164和168或再分布线160、164和168)。可以使用与以上相对于介电层132和140所讨论的类似的材料/工艺来沉积和图案化介电层158、162、166和170。类似地，可以使用与上面相对于金属化图案138所讨论的类似的材料/工艺来形成金属化图案160、164和168。因此，为了简明，省略这些部件的详细描述。金属化图案160、164和168可以电连接至集成电路管芯114、集成电路管芯152、贯通孔142、金属化图案138和贯通孔112。
再分布结构172示出为一个实例。可以在前侧再分布结构172中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略上面讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复上面讨论的步骤和工艺。本领域普通技术人员将容易理解将省略或重复哪些步骤和工艺。
在图16中，在前侧再分布结构172的外侧上形成焊盘174。焊盘174用于连接至导电连接件176(参见图17)并且可以称为凸块下金属(UBM)174。在所示实施例中，通过穿过介电层170至金属化图案168的开口形成焊盘174。作为形成焊盘174的实例，在介电层170上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以暴露于光，从而用于图案化。光刻胶的图案对应于焊盘174。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成焊盘174。在实施例中，在形成不同的焊盘174的情况下，可以使用更多的光刻胶和图案化步骤。
图17中，在UBM 174上形成导电连接件176。导电连接件176可以是BGA连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。导电连接件176可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等等或它们的组合的导电材料。在一些实施例中，通过首先通过诸如蒸发、电镀、印刷、焊料转移、球放置等这样的通常使用方法形成焊料层来形成导电连接件176。一旦已经在结构上形成了焊料层，就可以实施回流，以将材料成形为期望的凸块形状。在另一实施例中，导电连接件176是通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以没有焊料并且具有大致垂直的侧壁。在一些实施例中，在金属柱连接件166的顶部上形成金属帽层(未示出)。金属帽层可以包括镍、锡、锡铅、金、银、钯、铟、镍钯金、镍金等或它们的组合并且可以通过镀工艺形成。
在图18中，实施载体衬底脱粘以将载体衬底100从例如介电层104的背面再分布结构分离(脱粘)。根据一些实施例，脱粘包括将诸如激光或UV光的光投射到释放层102上，从而使得释放层102在光的热量下分解，并且可以去除载体衬底100。然后将该结构翻转并接合至胶带(未示出)。通过沿着划线区(例如，在相邻区域600和602之间)锯切来实施分割工艺。锯切从第二封装件区602分割第一封装件区600以提供封装组件200。
图18示出产生的单个封装件200，其中，该分割的封装件可以来自第一封装件区600或第二封装件区602中的一个。封装件200还可以称为集成扇出(InFO)封装件200，其中，该集成扇出(InFO)封装件200具有密封的管芯和贯通孔112的第一层级200A以及密封的管芯和贯通孔142的第二层级200B。再分布结构141设置在第一层级200A的组件和第二层级200B的组件之间并且将第一层级200A的组件电连接至第二层级200B的组件。再分布结构141包括金属化图案138，其中，金属化图案138包括连接贯通孔112和142的导电焊盘138A。
图18示出包括封装件200(可以称为第一封装件200)和衬底400的封装件结构500。衬底400可以称为封装件衬底400。使用导电连接件176将封装件200安装至封装件衬底400。
封装件衬底400可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、它们的组合等的化合物材料。另外，封装件衬底400可以是SOI衬底。通常，SOI衬底包括诸如外延的硅、锗、硅锗、SOI、SGOI或它们的组合的半导体材料层。在一个可选实施例中，封装件衬底400是基于诸如玻璃纤维增强的树脂芯的绝缘芯。芯材料的一个实例是诸如FR4的玻璃纤维树脂。芯材料的替代物包括双马来酰亚胺三嗪BT树脂或，可选地，其他PCB材料或薄膜。诸如ABF或其他层压件的构建膜可以用于封装件衬底400。
封装件衬底400可以包括有源器件和无源器件(图18中未示出)。如本领域的普通技术人员将意识到的，可以使用诸如晶体管、电容器、电阻器、这些的组合等的多种器件来产生用于半导体封装件500的设计的结构和功能要求。可以使用任何合适的方法来形成器件。
封装件衬底400还可以包括金属化层和贯通孔(未示出)以及位于金属化层和通孔上方的接合焊盘402。金属化层可以形成在有源器件和无源器件上方，并设计为连接各个器件以形成功能电路。金属化层可以由具有互连导电材料层的通孔的介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，封装件衬底400大致没有有源器件和无源器件。
在一些实施例中，可以回流导电连接件176以将封装件200附接至接合焊盘402。导电连接件176将包括位于衬底400中的金属化层的衬底400电连接和/或物理连接至第一封装件200。在一些实施例中，在将封装件200安装到衬底400上之前，可以将无源器件(例如，未示出的表面安装器件(SMD))附接至封装件200(例如，接合至接合焊盘402)。在这样的实施例中，无源器件可以接合至封装件200的与导电连接件176相同的表面。
在利用将封装件200附接至衬底400之后剩余的环氧树脂焊剂的环氧树脂部分的至少一些回流导电连接件176之前，导电连接件176可以具有形成在其上的环氧树脂焊剂(未示出)。该剩余的环氧树脂部分可用作底部填充物以减小应力并保护由于回流导电连接件176而产生的接头。在一些实施例中，底部填充物(未示出)可以形成在第一封装件200和衬底400之间并且围绕导电连接件176。可以在附接封装件200之后通过毛细管流动工艺形成底部填充物，或者可以在附接封装件200之前通过合适的沉积方法形成底部填充物。
图19示出根据另一实施例的半导体封装件600。半导体封装件600类似于半导体封装件500，其中相同的参考标号表示相同的元件。封装件600包括密封的集成电路管芯(例如，密封在密封剂180中的集成电路管芯178)的额外的层级200C。集成电路管芯178可以大致类似于集成电路管芯114，集成电路管芯114的任何描述同样适用于集成电路管芯178。通过再分布结构110中的金属化图案106将集成电路管芯178电连接至半导体封装件600的其他组件(例如，集成电路管芯114和152以及再分布结构138A和172中的金属化图案)。层级200C可以大致没有延伸穿过密封剂180的任何贯通孔。因此，如图19所示，实施例考虑了密封的集成电路管芯的任何数量的层级，并且每个层级可以包括或不包括延伸穿过其中的贯通孔。
图20示出根据另一实施例的半导体封装件700。半导体封装件700类似于半导体封装件500，其中相同的参考标号表示相同的元件。封装件700包括接合至半导体封装组件200的半导体封装组件300。
第二封装件300包括衬底302和连接至衬底302的一个或多个堆叠的管芯308(308A和308B)。尽管示出了单个堆叠的管芯308(308A和308B)，但是在其他实施例中，可以将多个堆叠的管芯308(每个都具有一个或多个堆叠的管芯)并排地设置为连接至衬底302的相同的表面。衬底302可以由诸如硅、锗、金刚石等的半导体材料制成。在一些实施例中，还可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓，磷化镓铟、这些的组合等的化合物材料。额外地，衬底302可以是绝缘体上硅(SOI)衬底。通常，SOI衬底包括诸如外延的硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合的半导体材料层。在一个可选实施例中，衬底302是基于诸如玻璃纤维增强的树脂芯的绝缘芯。芯材料的一个实例是诸如FR4的玻璃纤维树脂。芯材料的替代物包括双马来酰亚胺三嗪BT树脂，或，可选地，其他印刷电路板(PCB)材料或膜。诸如味之素构建膜(ABF)或其他层压的构建膜可以用于衬底302。
衬底302可以包括有源器件和无源器件(图20中未示出)。如本领域的普通技术人员将意识到的，可以使用诸如晶体管、电容器、电阻器、这些的组合等的多种器件来产生用于半导体封装件300的设计的结构和功能要求。可以使用任何合适的方法形成器件。
衬底302还可以包括金属化层(未示出)和贯通孔306。金属化层可以形成在有源器件和无源器件上方，并设计为连接各个器件以形成功能电路。金属化层可以由具有互连导电材料层的通孔的介电材料(例如，低k介电材料)和导电材料(例如铜)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，衬底302大致没有有源器件和无源器件。
衬底302可以具有位于衬底302的第一侧上的接合焊盘303以连接至堆叠的管芯308，以及位于衬底302的第二侧上的接合焊盘304(第二侧与衬底302的第一侧相对)以连接至功能连接件314。在一些实施例中，通过在位于衬底302的第一侧和第二侧上的介电层(未示出)中形成凹槽(未示出)来形成接合焊盘303和304。凹槽可以形成为允许接合焊盘303和304嵌入到介电层中。在其他实施例中，由于可以在介电层上形成接合焊盘303和304，所以省略凹槽。在一些实施例中，接合焊盘303和304包括由铜、钛、镍、金、钯等或它们的组合制成的薄的晶种层(未示出)。可以在薄的晶种层上方沉积接合焊盘303和304的导电材料。可以通过电化学电镀工艺、化学镀工艺、CVD、ALD、PVD等或它们的组合来形成导电材料。在实施例中，接合焊盘303和304的导电材料是铜、钨、铝、银、金等或它们的组合。
在实施例中，接合焊盘303和304是包括诸如钛层、铜层和镍层的三层导电材料的UBM。然而，本领域的普通技术人员将意识到，存在诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置的材料和层的许多合适的布置，这些都适用于形成UBM 303和304。可以用于UBM 303和304的任何合适的材料或材料层完全旨在包括在本发明的范围内。在一些实施例中，贯通孔306延伸穿过衬底302并且将至少一个接合焊盘303连接至至少一个接合焊盘304。
在所示实施例中，堆叠的管芯308通过接合线310连接至衬底302，尽管还可以使用诸如导电凸块的其他连接。在实施例中，堆叠的管芯308是堆叠的存储器管芯。例如，堆叠的存储器管芯308可包括诸如LPDDR1、LPDDR2、LPDDR3、LPDDR4的低功率(LP)双数据率(DDR)存储器模块等的存储器模块。
在一些实施例中，可以通过模制材料312密封堆叠的管芯308和接合线310。例如，可以使用压缩模制将模制材料312模制在堆叠的管芯308和接合线310上。在一些实施例中，模制材料312是模塑料、聚合物、环氧树脂、氧化硅填充材料等或它们的组合。可以实施固化步骤以固化模制材料312，其中，固化可以是热固化、UV固化等或它们的组合。
在一些实施例中，可以将堆叠的管芯308和接合线310埋入模制材料312中，并且在固化模制材料312之后，实施诸如研磨的平坦化步骤以去除模制材料的多余部分并且提供用于第二封装件300的大致平坦的表面。
在形成第二封装件300之后，通过功能连接件314、接合焊盘304和金属化图案106将封装件300机械地接合并且电接合至第一封装件200。在一些实施例中，在去除载体100之后，可以通过图案化介电层104来暴露金属化图案106。可以通过光刻和/或蚀刻(例如，激光蚀刻工艺)来暴露金属化图案106，这可以在分割半导体封装组件之前或之后实施。类似地，在分割半导体封装组件之前或之后，可以将第二封装件300接合至金属化图案106。在一些实施例中，堆叠的存储器管芯308可以通过引线接合310、接合焊盘303和304、贯通孔306、功能连接件314和贯通孔112连接至集成电路管芯114。
功能连接件314可以类似于上文描述的导电连接件176，并且在此不重复描述，尽管功能连接件314和导电连接件176不需要相同。可以在衬底302的与堆叠的存储器管芯308相对的一侧上设置功能连接件314。在一些实施例中，还可以在衬底302的与堆叠的存储器管芯308相对的一侧上形成阻焊剂318。功能连接件314可以设置在位于阻焊剂318中的开口中，以电连接且机械地连接至衬底302中的导电部件(例如，接合焊盘304)。阻焊剂318可以用于保护衬底302的区域免受外部损害。
在一些实施例中，在接合功能连接件314之前，利用诸如免清洗焊剂的焊剂(未示出)涂覆功能连接件314。功能连接件314可以浸入到焊剂中，或者可以将焊剂喷射到功能连接件314上。在另一实施例中，可以将焊剂施加到金属化图案106的表面。
在一些实施例中，在利用将第二封装件300附接至第一封装件200之后剩余的环氧树脂焊剂的环氧部分的至少一些回流功能连接件314之前，功能连接件314可以具有形成在其上的可选的环氧树脂焊剂(未示出)。该剩余的环氧树脂部分可用作底部填充物以减小应力并保护由于回流导电连接件176而产生的接头。
第二封装件300与第一封装件200之间的接合可以是焊料接合。在实施例中，可以通过回流工艺将第二封装件300接合至第一封装件200。在该回流工艺期间中，功能连接件314与接合焊盘304和金属化图案106接触以将第二封装件300物理地连接且电连接至第一封装件200。在接合工艺之后，可以在金属化图案106和功能连接件314的界面处，并且还可以在功能连接件314和接合焊盘304(未示出)之间的界面形成处金属间化合物(IMC，未示出)。
也还可以包括其他部件和工艺。例如，可以包括测试结构以辅助3D封装件或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，以允许使用探针和/或探针卡等测试3D封装件或3DIC。可以对中间结构以及最终的结构实施验证测试。此外，本文公开的结构和方法可以与结合已知良好管芯的中间验证的测试方法结合使用，以提高产量并降低成本。
在一些实施例中，每个层级的贯通孔可以定向为使得它们的位置在视图中重叠。导电焊盘设置在位于重叠的贯通孔之间的再分布结构中，以提供至/来自重叠的贯通孔的电路由，以减少重叠的贯通孔之间的干扰和/或减小重叠的贯通孔之间的应力。例如，导电焊盘可以连接至第一层级中的第一贯通孔(例如，设置在导电焊盘下方)和第二层级中的第二贯通孔(例如，设置在导电焊盘上方)。导电焊盘可以电隔离或电连接第一贯通孔和第二贯通孔。
在一些实施例中，图案化导电焊盘以包括位于导电焊盘的导电材料中的开口。例如，可以利用再分布结构的绝缘材料填充开口。通过减小导电焊盘的导电材料(例如，较低的金属密度)的整体密度，可以有利地减小由导电焊盘自身引起的应力。不受特定理论的限制，导电焊盘的金属密度降低可以减少诸如应力引起的侧壁剥离、热循环测试故障等的制造缺陷。
在实施例中，封装件包括密封在第一密封剂中的第一集成电路管芯；延伸穿过第一密封剂的第一贯通孔；设置在位于第一贯通孔和第一密封剂上方的介电层中的导电焊盘，其中，在顶视图中，导电焊盘包括电连接至第一贯通孔的第一区域，并且具有环绕第一贯通孔的外边界的外边界；以及延伸穿过导电焊盘的第一区域的第一介电区，其中，在顶视图中，第一区域的导电材料环绕第一介电区。在实施例中，封装件还包括位于导电焊盘上方的第二贯通孔，其中，在顶视图中，第一贯通孔和第二贯通孔重叠，并且其中，在顶视图中，导电焊盘还包括电连接至第二贯通孔的第二区域并且具有环绕第二贯通孔的外边界的外边界；以及延伸穿过导电焊盘的第二区域的第二介电区，在顶视图中，导电焊盘的第二区域的导电材料环绕第二介电区。在实施例中，封装件还包括将导电焊盘的第一区域与导电焊盘的第二区域分离的第三介电区。在实施例中，封装件还包括位于介电层上方的第二集成电路管芯；以及密封第二集成电路管芯的第二密封剂。第二贯通孔延伸穿过第二密封剂。在实施例中，导电焊盘的第一区域与导电焊盘的第二区域重叠。在实施例中，导电焊盘的第一区域和第一贯通孔是同心的。在实施例中，贯通孔通过从导电焊盘连续延伸至贯通孔的通孔电连接至导电焊盘的第一区域。
在实施例中，封装件包括延伸穿过第一模塑料的第一贯通孔；延伸穿过第二模塑料的第二贯通孔，其中，在顶视图中，第一贯通孔和第二贯通孔重叠；以及位于第一模塑料和第二模塑料之间的介电层中的导电焊盘。导电焊盘包括电连接至第一贯通孔的第一导电区，其中，介电层的材料限定延伸穿过第一导电区的一个或多个第一绝缘区；以及电连接至第二贯通孔的第二导电区。介电层的材料还限定延伸穿过第二导电区的一个或多个第二绝缘区。在实施例中，介电层的材料限定延伸穿过导电焊盘的第三绝缘区，其中，第三绝缘区将第一贯通孔与第二贯通孔电隔离。在实施例中，导电焊盘将第一贯通孔电连接至第二贯通孔。在实施例中，第一导电区中的一个或多个第一绝缘区的总数量等于第二导电区中的一个或多个第二绝缘区的总数量。在实施例中，第一导电区中的一个或多个第一绝缘区的总数量不同于第二导电区中的一个或多个第二绝缘区的总数量。在实施例中，第一导电区将第一贯通孔电连接至再分布线，并且在顶视图中，再分布线设置在一个或多个第一绝缘区中的一个第一绝缘区的与贯通孔相对的一侧上。在实施例中，由第一导电区和第二导电区之间的重叠限定第三导电区，并且第三导电区与第一贯通孔电隔离。在实施例中，第三导电区还与第二贯通孔电隔离。在实施例中，在顶视图中，第一导电区完全环绕第一贯通孔，并且在顶视图中，第二导电区完全环绕第二贯通孔。
在实施例中，一种方法包括：将第一半导体管芯和第一贯通孔密封在第一密封剂中；在第一贯通孔上方形成导电焊盘。导电焊盘包括电连接至第一贯通孔的第一区域，其中，在顶视图中，第一区域与第一贯通孔重叠并且大于第一贯通孔，并且第一开口延伸穿过第一区域。该方法还包括在导电焊盘上方沉积介电层，其中，沉积介电层包括用介电层的介电材料填充第一开口。在实施例中，该方法还包括在导电焊盘上方形成第二贯通孔。在实施例中，导电焊盘还包括电连接至第二贯通孔的第二区域，其中，在顶视图中，第二区域与第二贯通孔重叠并且大于第二贯通孔；以及延伸穿过第二区域的第二开口，其中，沉积介电层包括用介电层的介电材料填充第二开口。在实施例中，在顶视图中，第一贯通孔和第二贯通孔至少部分地重叠。在实施例中，该方法还包括将第二贯通孔和第二半导体管芯密封在第二密封剂中。
在实施例中，封装件包括：具有密封在第一模塑料中的第一半导体管芯的第一层级；以及延伸穿过第一模塑料的第一导电通孔。在实施例中，封装件还包括具有密封在第二模塑料中的第二半导体管芯的第二层级以及延伸穿过第二模塑料的第二导电通孔。在实施例中，封装件还包括位于第一层级和第二层级之间的导电焊盘，其中，导电焊盘具有将第一导电通孔电连接至第一再分布线的第一导电区；以及将第二导电通孔电连接至第二再分布线的第二导电区，其中，在顶视图中，第一导电区和第二导电区重叠；延伸穿过导电焊盘的第一导电区的第一介电区；以及延伸穿过导电焊盘的第二导电区的第二介电区。在实施例中，在顶视图中，第一贯通孔的外边界完全设置在第一导电区的外边界内，并且在顶视图中，第二贯通孔的外边界完全设置在第二导电图案的外边界内。在实施例中，在顶视图中，在第一导电区的中心与第一再分布线之间设置第一介电区。
在实施例中，一种方法包括：将第一贯通孔和第一半导体管芯密封在第一密封剂中；将第二贯通孔和第二半导体管芯密封在第二密封剂中，其中，在顶视图中，第一贯通孔和第二贯通孔重叠；以及在第一贯通孔和第二贯通孔之间形成导电焊盘。在实施例中，导电焊盘包括电连接至第一贯通孔的第一导电区；延伸穿过第一导电区的第一开口；电连接至第二导电通孔的第二导电区；以及延伸穿过第二导电区的第二开口。在实施例中，该方法还包括在导电焊盘周围并且在第一开口和第二开口中沉积介电层。在实施例中，导电焊盘还包括将第一导电区的至少部分与第二导电区的至少部分电隔离的第三开口。在实施例中，沉积介电层包括在第三开口中沉积介电层。在实施例中，导电焊盘将第一导电区电连接至第二导电区。在实施例中，形成导电焊盘包括沉积晶种层；使用掩模来限定导电焊盘的形状；以及在掩模的开口中电镀导电焊盘。
在实施例中，一种方法包括：将第一半导体管芯和第一导电通孔密封在第一密封剂中；在第一导电通孔上方形成导电焊盘，其中，导电焊盘包括：电连接至第一导电通孔的第一区域，其中，在顶视图中，第一区域的外边界完全环绕第一导电通孔的外边界；以及延伸穿过第一区域的第一开口；在导电焊盘周围和第一开口中沉积介电层；图案化介电层中的第二开口以暴露导电焊盘的第二区域；以及形成延伸穿过第二开口且位于介电层之上的第二导电通孔。在实施例中，该方法还包括在与第二导电通孔相邻的介电层上方设置第二半导体管芯；以及将第二半导体管芯和第二导电通孔密封在第二密封剂中。在实施例中，导电焊盘横向延伸经过第一导电通孔的外边界和第二导电通孔的外边界。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种封装件，包括：
第一集成电路管芯，密封在第一密封剂中；
第一贯通孔，延伸穿过所述第一密封剂；
导电焊盘，设置在位于所述第一贯通孔和所述第一密封剂上方的介电层中，其中，在顶视图中，所述导电焊盘包括电连接至所述第一贯通孔的第一区域，并且具有环绕所述第一贯通孔的外边界的外边界；以及
第一介电区，延伸穿过所述导电焊盘的所述第一区域，其中，在顶视图中，所述第一区域的导电材料环绕所述第一介电区；
第二贯通孔，位于所述导电焊盘上方，其中，在顶视图中，所述第一贯通孔和所述第二贯通孔部分重叠，并且其中，在顶视图中，所述导电焊盘还包括电连接至所述第二贯通孔的第二区域并且具有环绕所述第二贯通孔的外边界的外边界；以及
介电分离区，将所述导电焊盘的所述第一区域与所述导电焊盘的所述第二区域分离。
2.根据权利要求1所述的封装件，还包括：
第二介电区，延伸穿过所述导电焊盘的所述第二区域，其中，在顶视图中，所述导电焊盘的所述第二区域的导电材料环绕所述第二介电区。
3.根据权利要求2所述的封装件，还包括由所述导电焊盘的所述第一区域与所述导电焊盘的所述第二区域部分重叠限定的所述导电焊盘的第三区域，并且所述第三区域与所述第一贯通孔电隔离。
4.根据权利要求2所述的封装件，还包括
位于所述介电层上方的第二集成电路管芯；以及
第二密封剂，密封所述第二集成电路管芯，其中，所述第二贯通孔延伸穿过所述第二密封剂。
5.根据权利要求2所述的封装件，其中，所述导电焊盘的所述第一区域与所述导电焊盘的所述第二区域部分重叠。
6.据权利要求1所述的封装件，其中，所述导电焊盘的所述第一区域和所述第一贯通孔是同心的。
7.根据权利要求1所述的封装件，其中，所述第一贯通孔通过从所述导电焊盘连续延伸至所述第一贯通孔的通孔电连接至所述导电焊盘的所述第一区域。
8.一种封装件，包括：
第一贯通孔，延伸穿过第一模塑料；
第二贯通孔，延伸穿过第二模塑料，其中，在顶视图中，所述第一贯通孔和所述第二贯通孔部分重叠；以及
导电焊盘，位于所述第一模塑料和所述第二模塑料之间的介电层中，其中，所述导电焊盘包括：
第一导电区，电连接至所述第一贯通孔，其中，所述介电层的材料限定延伸穿过所述第一导电区的一个或多个第一绝缘区；以及
第二导电区，电连接至所述第二贯通孔，其中，所述介电层的材料还限定延伸穿过所述第二导电区的一个或多个第二绝缘区，
其中，通过所述第一导电区和所述第二导电区之间的部分重叠限定第三导电区，并且其中，所述第三导电区与所述第一贯通孔电隔离。
9.根据权利要求8所述的封装件，其中，所述介电层的材料限定延伸穿过所述导电焊盘的第三绝缘区，其中，所述第三绝缘区将所述第一贯通孔与所述第二贯通孔电隔离。
10.根据权利要求8所述的封装件，其中，所述导电焊盘将所述第一贯通孔电连接至所述第二贯通孔。
11.根据权利要求8所述的封装件，其中，所述第一导电区中的所述一个或多个第一绝缘区的总数量等于所述第二导电区中的所述一个或多个第二绝缘区的总数量。
12.根据权利要求8所述的封装件，其中，所述第一导电区中的所述一个或多个第一绝缘区的总数量不同于所述第二导电区中的所述一个或多个第二绝缘区的总数量。
13.根据权利要求8所述的封装件，其中，所述第一导电区将所述第一贯通孔电连接至再分布线，并且其中，在顶视图中，所述再分布线设置在所述一个或多个第一绝缘区中的一个第一绝缘区的与所述第一贯通孔相对的一侧上。
14.根据权利要求9所述的封装件，其中，所述第三绝缘区将所述第一导电区和所述第二导电区分离。
15.根据权利要求14所述的封装件，其中，所述第三导电区还与所述第二贯通孔电隔离。
16.根据权利要求8所述的封装件，其中，在顶视图中，所述第一导电区完全环绕所述第一贯通孔，并且其中，在顶视图中，所述第二导电区完全环绕所述第二贯通孔。
17.一种形成封装件的方法，包括：
将第一半导体管芯和第一贯通孔密封在第一密封剂中；
在所述第一贯通孔上方形成导电焊盘，其中，所述导电焊盘包括：
第一区域，电连接至所述第一贯通孔，其中，在顶视图中，所述第一区域与所述第一贯通孔完全重叠且大于所述第一贯通孔；以及
第一开口，延伸穿过所述第一区域；以及
在所述导电焊盘上方沉积介电层，其中，沉积所述介电层包括用所述介电层的介电材料填充所述第一开口；
在所述导电焊盘上方形成第二贯通孔，其中，所述导电焊盘还包括：
第二区域，电连接至所述第二贯通孔，其中，在顶视图中，所述第二区域与所述第二贯通孔完全重叠并且大于所述第二贯通孔，
其中，通过所述第一区域和所述第二区域之间的部分重叠限定第三区域，并且所述第三区域与所述第一贯通孔电隔离。
18.根据权利要求17所述的方法，其中，所述导电焊盘还包括：
第二开口，延伸穿过所述第二区域，其中，沉积所述介电层包括用所述介电层的介电材料填充所述第二开口。
19.根据权利要求18所述的方法，其中，在顶视图中，所述第一贯通孔和所述第二贯通孔部分地重叠。
20.根据权利要求18所述的方法，还包括将所述第二贯通孔和第二半导体管芯密封在第二密封剂中。
CN201711338372.5A 2017-05-31 2017-12-14 半导体封装件中的导电通孔及其形成方法 Active CN108987380B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762513281P 2017-05-31 2017-05-31
US62/513,281 2017-05-31
US15/725,642 US10290584B2 (en) 2017-05-31 2017-10-05 Conductive vias in semiconductor packages and methods of forming same
US15/725,642 2017-10-05

Publications (2)

Publication Number Publication Date
CN108987380A CN108987380A (zh) 2018-12-11
CN108987380B true CN108987380B (zh) 2020-06-12

Family

ID=64458367

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711338372.5A Active CN108987380B (zh) 2017-05-31 2017-12-14 半导体封装件中的导电通孔及其形成方法

Country Status (3)

Country Link
US (2) US10290584B2 (zh)
CN (1) CN108987380B (zh)
TW (1) TWI644402B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366953B2 (en) * 2016-12-05 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layer structures for integrated circuit package
DE102018123492A1 (de) 2018-03-26 2019-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren
US11488881B2 (en) * 2018-03-26 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
JP7202785B2 (ja) * 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板及び配線基板の製造方法
US10475796B1 (en) * 2018-06-28 2019-11-12 Micron Technology, Inc. Method of forming an array of capacitors, a method of forming DRAM circuitry, and a method of forming an elevationally-elongated conductive structure of integrated circuitry
US10461149B1 (en) 2018-06-28 2019-10-29 Micron Technology, Inc. Elevationally-elongated conductive structure of integrated circuitry, method of forming an array of capacitors, method of forming DRAM circuitry, and method of forming an elevationally-elongated conductive structure of integrated circuitry
US10756058B2 (en) * 2018-08-29 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
WO2020159566A1 (en) * 2019-01-30 2020-08-06 Huawei Technologies Co., Ltd. Multi-tier processor/memory package
US11195823B2 (en) * 2019-02-01 2021-12-07 Nanya Technology Corporation Semiconductor package and manufacturing method thereof
US10950519B2 (en) * 2019-05-31 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11257791B2 (en) * 2019-08-28 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked die structure and method of fabricating the same
US11784091B2 (en) * 2019-08-30 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out feature
KR102719083B1 (ko) 2019-10-15 2024-10-17 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102780355B1 (ko) 2019-12-17 2025-03-17 삼성전자주식회사 반도체 패키지
US11515173B2 (en) * 2019-12-27 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
CN113053758A (zh) 2019-12-27 2021-06-29 台湾积体电路制造股份有限公司 半导体器件的制造方法
US11862585B2 (en) * 2020-02-21 2024-01-02 Advanced Semiconductor Engineering, Inc. Semiconductor package structures and methods of manufacturing the same
US11444034B2 (en) * 2020-05-18 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution structure for integrated circuit package and method of forming same
DE102020126648A1 (de) * 2020-05-18 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Umverteilungsstruktur für integrierte-schaltung-package und deren herstellungsverfahren
CN115274598A (zh) * 2021-02-01 2022-11-01 长江存储科技有限责任公司 扇出型芯片堆叠封装结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227275A (zh) * 2012-01-25 2013-07-31 新光电气工业株式会社 布线基板、发光器件以及制造布线基板的方法
CN103460379A (zh) * 2011-03-25 2013-12-18 Ati科技无限责任公司 具有支撑性端子垫片的半导体芯片
CN106206511A (zh) * 2015-05-29 2016-12-07 台湾积体电路制造股份有限公司 器件、封装结构及其形成方法
CN106558559A (zh) * 2015-09-25 2017-04-05 台湾积体电路制造股份有限公司 半导体器件及制造方法
CN106653628A (zh) * 2016-11-08 2017-05-10 华进半导体封装先导技术研发中心有限公司 一种半导体存储器及其制作方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4750926B2 (ja) * 2000-06-06 2011-08-17 富士通セミコンダクター株式会社 半導体装置
JP4189198B2 (ja) * 2002-10-24 2008-12-03 株式会社東芝 半導体装置およびその製造方法
US20060284310A1 (en) * 2005-06-15 2006-12-21 Hall Jeffrey A Offset via on pad
CN101510515B (zh) 2008-12-24 2012-09-05 威盛电子股份有限公司 线路板及其制作方法及芯片封装结构
US9934427B2 (en) * 2010-09-23 2018-04-03 Stryker Corporation Video monitoring system
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
CN202049314U (zh) * 2011-03-22 2011-11-23 京东方科技集团股份有限公司 一种信号线连接结构及使用其的阵列基板与液晶显示器
US8652855B2 (en) * 2011-03-29 2014-02-18 Texas Instruments Incorporated Low resistance stacked annular contact
US8754514B2 (en) 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US9385076B2 (en) * 2011-12-07 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with bump structure on an interconncet structure
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
TWI555166B (zh) * 2013-06-18 2016-10-21 矽品精密工業股份有限公司 層疊式封裝件及其製法
US9543373B2 (en) 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9040316B1 (en) * 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10068844B2 (en) * 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming
US10049986B2 (en) 2015-10-30 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of making the same
KR101933408B1 (ko) 2015-11-10 2018-12-28 삼성전기 주식회사 전자부품 패키지 및 이를 포함하는 전자기기
US9818645B2 (en) * 2016-01-08 2017-11-14 National Institute Of Advanced Industrial Science And Technology Through electrode, manufacturing method thereof, and semiconductor device and manufacturing method thereof
TWI669793B (zh) * 2016-04-27 2019-08-21 矽品精密工業股份有限公司 基板結構
US10170432B2 (en) * 2017-04-20 2019-01-01 Nanya Technology Corporation Semiconductor structure
KR102406573B1 (ko) * 2017-04-28 2022-06-09 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103460379A (zh) * 2011-03-25 2013-12-18 Ati科技无限责任公司 具有支撑性端子垫片的半导体芯片
CN103227275A (zh) * 2012-01-25 2013-07-31 新光电气工业株式会社 布线基板、发光器件以及制造布线基板的方法
CN106206511A (zh) * 2015-05-29 2016-12-07 台湾积体电路制造股份有限公司 器件、封装结构及其形成方法
CN106558559A (zh) * 2015-09-25 2017-04-05 台湾积体电路制造股份有限公司 半导体器件及制造方法
CN106653628A (zh) * 2016-11-08 2017-05-10 华进半导体封装先导技术研发中心有限公司 一种半导体存储器及其制作方法

Also Published As

Publication number Publication date
US20180350745A1 (en) 2018-12-06
TW201903986A (zh) 2019-01-16
CN108987380A (zh) 2018-12-11
US10629537B2 (en) 2020-04-21
US20190115299A1 (en) 2019-04-18
TWI644402B (zh) 2018-12-11
US10290584B2 (en) 2019-05-14

Similar Documents

Publication Publication Date Title
CN108987380B (zh) 半导体封装件中的导电通孔及其形成方法
US10867976B2 (en) Semiconductor packages having dummy connectors and methods of forming same
US11018088B2 (en) Dummy features in redistribution layers (RDLS) and methods of forming same
US10971477B2 (en) Semiconductor packages and methods of forming the same
US11177201B2 (en) Semiconductor packages including routing dies and methods of forming same
CN108630676B (zh) 半导体封装件及其形成方法
CN109786267B (zh) 半导体封装件和方法
US11728249B2 (en) Semiconductor package and method
CN107665887B (zh) 封装结构及其形成方法
US10037963B2 (en) Package structure and method of forming the same
CN107808870B (zh) 半导体封装件中的再分布层及其形成方法
CN107833864B (zh) 封装结构及其形成方法
US9768133B1 (en) Semiconductor package and method of forming the same
US10062648B2 (en) Semiconductor package and method of forming the same
CN107452634B (zh) 封装件结构及其形成方法
CN111261608B (zh) 半导体器件及其形成方法
US12255184B2 (en) Semiconductor packages and methods of forming the same
US20230335471A1 (en) Semiconductor packages

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant