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KR20200039263A - 표시장치 - Google Patents

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KR20200039263A
KR20200039263A KR1020180118966A KR20180118966A KR20200039263A KR 20200039263 A KR20200039263 A KR 20200039263A KR 1020180118966 A KR1020180118966 A KR 1020180118966A KR 20180118966 A KR20180118966 A KR 20180118966A KR 20200039263 A KR20200039263 A KR 20200039263A
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Abstract

복수의 서브픽셀이 배치된 표시영역과 표시영역을 둘러싸는 비표시영역을 포함하는 기판, 상기 기판 상의 비표시영역에 배치되는 데이터 구동부, 상기 표시영역에 인접하여 상기 비표시영역에 배치된 GIP 구동부, 상기 데이터 구동부로부터 상기 표시영역으로 연장된 데이터 링크라인들, 상기 GIP 구동부로부터 상기 표시영역으로 연장된 게이트 링크라인들, 및 상기 게이트 링크라인들 상에 배치된 패시베이션막을 포함하며, 상기 패시베이션막은 상기 데이터 링크라인들과 상기 게이트 링크라인들이 교차하는 교차부에서 상기 게이트 링크라인들 사이에 배치된 적어도 하나의 패시홀을 포함할 수 있다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 게이트 링크라인들 간의 쇼트 불량을 방지할 수 있는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플렉서블 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
최근에는 표시장치의 화상이 표시되지 않는 비표시 영역인 베젤을 줄이는 내로우 베젤(narrow bezel) 모델의 표시장치가 각광받고 있다. 비표시 영역은 GIP 구동부로부터 표시영역에 스캔 신호를 인가하는 게이트 링크라인들과, 데이터 구동부로부터 표시영역에 데이터 신호를 인가하는 데이터 링크라인들이 서로 교차 또는 중첩하여 배치된다. 특히, 내로우 베젤을 구현하기 위해서는 복수의 링크라인들의 배치가 더 정교해지고 복잡해지고 있다.
그러나, 복수의 링크라인들 중 게이트 링크라인들은 하부의 단차로 인해 공정 상의 잔막 등에 의해 서로 쇼트되는 문제가 발생하였다.
상기한 과제를 해결하기 위해, 복수의 서브픽셀이 배치된 표시영역과 표시영역을 둘러싸는 비표시영역을 포함하는 기판, 상기 기판 상의 비표시영역에 배치되는 데이터 구동부, 상기 표시영역에 인접하여 상기 비표시영역에 배치된 GIP 구동부, 상기 데이터 구동부로부터 상기 표시영역으로 연장된 데이터 링크라인들, 상기 GIP 구동부로부터 상기 표시영역으로 연장된 게이트 링크라인들, 및 상기 게이트 링크라인들 상에 배치된 패시베이션막을 포함하며, 상기 패시베이션막은 상기 데이터 링크라인들과 상기 게이트 링크라인들이 교차하는 교차부에서 상기 게이트 링크라인들 사이에 배치된 적어도 하나의 패시홀을 포함할 수 있다.
일례로, 상기 패시홀은 상기 게이트 링크라인들로부터 이격되어 상기 게이트 링크라인들과 나란하게 배치될 수 있다. 상기 패시홀은 상기 게이트 링크라인들 중 2개의 게이트 링크라인들 사이에서 복수 개로 배치될 수 있다. 상기 패시홀은 상기 게이트 링크라인들 중 적어도 2개의 게이트 링크라인들을 사이에 두고 이격되어 배치될 수 있다.
일례로, 상기 서브픽셀은, 상기 기판 상에 배치된 반도체층, 상기 반도체층 상에 배치된 게이트 절연막, 상기 게이트 절연막 상에 배치된 게이트 전극, 상기 게이트 전극 상에 배치된 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치된 제2 층간 절연막, 및 상기 제2 층간 절연막 상에 배치되며, 상기 반도체층에 연결된 소스 전극 및 드레인 전극을 포함할 수 있다.
일례로, 상기 데이터 링크라인들은 서로 다른 층에 배치된 제1 데이터 링크라인 및 제2 데이터 링크라인을 포함할 수 있다. 상기 제1 데이터 링크라인은 상기 게이트 절연막과 상기 제1 층간 절연막 사이에 배치되고, 상기 제2 데이터 링크라인은 상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 배치될 수 있다. 상기 제1 데이터 링크라인과 상기 제2 데이터 링크라인은 평면 상에서 서로 교번하여 배치될 수 있다.
일례로, 상기 게이트 링크라인들은 상기 제2 층간 절연막 상에 배치될 수 있다.
일례로, 상기 패시홀은 상기 패시베이션막을 관통하여 상기 패시베이션막 하부에 배치된 상기 제2 층간 절연막을 노출시킬 수 있다.
본 발명의 일 실시예에 따른 표시장치는 게이트 링크라인들 사이에 패시홀을 배치함으로써, 게이트 링크라인들의 패터닝 후, 패시홀을 형성하는 건식 식각 공정을 통해 게이트 링크라인들 사이에 잔존할 수 있는 게이트 링크 잔막을 제거할 수 있다. 따라서, 게이트 링크라인들이 잔막에 의해 쇼트되어 스캔 신호의 구동불량이 발생하는 것을 방지할 수 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브픽셀의 개략적인 회로 구성도.
도 3은 서브픽셀의 상세 회로 구성도.
도 4는 본 발명의 실시예에 따른 표시장치를 나타낸 도면.
도 5는 본 발명의 실시예에 따른 표시장치의 서브픽셀을 나타낸 단면도.
도 6은 본 발명의 표시장치를 개략적으로 나타낸 평면도.
도 7은 데이터 링크라인들과 게이트 링크라인들의 교차부를 나타낸 단면도.
도 8은 도 6의 R1 영역을 확대하여 나타낸 평면도.
도 9는 도 8의 절취선 A-A'에 따라 절취한 단면도.
도 10은 도 8의 절취선 B-B'에 따라 절취한 단면도.
도 11은 도 8의 절취선 C-C'에 따라 절취한 단면도.
도 12 및 도 13은 본 발명의 패시홀의 다양한 형상에 따른 표시장치를 나타낸 평면도.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 전계발광 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.
본 발명에 따른 표시장치는 유리 기판 또는 플렉서블 기판 상에 표시소자가 형성된 표시장치이다. 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로 구성도이며, 도 3은 서브픽셀의 상세 회로 구성도이다.
도 1에 도시된 바와 같이, 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.
서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 드레인 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 소스 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 상부전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 하부전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 소스 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 드레인 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 소스 전극에 소스 전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4는 본 발명의 실시예에 따른 표시장치를 나타낸 도면이고, 도 5는 본 발명의 실시예에 따른 표시장치의 서브픽셀을 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 표시장치(100)은 사각형의 기본 형상을 가지고 일측에 노치부(NOT)가 형성된 구조로 이루어진다. 노치부(NOT)는 표시영역(DA)의 일측에서 표시영역(DA)의 양측이 더 확장되어 형성된 것으로, 카메라, 스피커 등이 배치될 수 있다.
표시장치(100)은 다수의 서브픽셀들(SP), 다수의 서브픽셀들에 연결된 데이터 라인들, 게이트 라인들, 전원 라인들이 배치되어 화상을 표시하는 표시영역(DA)과, 표시영역(DA)의 외곽에 위치하는 비표시영역(NDA)을 포함한다.
비표시영역(NDA)의 일측에는 표시영역(DA)에 데이터 신호를 인가하기 위한 데이터 구동부(D-IC)가 배치된다. 데이터 구동부(D-IC)와 기판(SUB)의 끝단 사이에는 외부의 인쇄회로기판(미도시)으로부터 스캔 신호, 데이터 신호, 전원 등 구동에 필요한 신호가 입력되도록 칩온필름(chip on film; COF)이 본딩되는 패드부(PAD)가 배치된다.
이하, 본 발명의 도 5을 참조하여, 표시장치(100)의 표시영역(DA)에 배치된 서브픽셀(SP) 영역의 단면 구조를 살펴본다.
도 5를 참조하면, 본 발명의 일시예에 따른 서브픽셀은 기판(SUB) 상에 제1 버퍼층(BUF1)이 위치한다. 기판(SUB)은 예를 들어, 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 기판(SUB)은 유연한(flexible)한 특성을 가진다. 제1 버퍼층(BUF1)은 기판(SUB)에서 유출되는 가스나 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(BUF1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제1 버퍼층(BUF1) 상에 쉴드층(LS)이 위치한다. 쉴드층(LS)은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하고 반도체층에 광이 조사되는 것을 차단하여 광에 의한 광전류를 차단하는 역할을 한다. 쉴드층(LS) 상에 제2 버퍼층(BUF2)이 위치한다. 제2 버퍼층(BUF2)은 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(BUF2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 버퍼층(BUF2) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.
반도체층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(ACT)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(GA)이 위치한다. 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(GA)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(GA) 상에 게이트 전극(GA)을 절연시키는 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2)이 위치한다. 제1 및 제2 층간 절연막(ILD1, ILD2)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 본 실시예에서는 2층 구조의 층간 절연막을 개시하나, 1층 또는 3층 이상의 다층으로 이루어질 수도 있다. 제1 및 제2 층간 절연막(ILD1, ILD2) 그리고 게이트 절연막(GI)의 일부 영역에 반도체층(ACT)의 일부 예를 들어 소스 영역 및 드레인 영역을 노출시키는 콘택홀들(CH)이 위치한다.
제2 층간 절연막(ILD2) 상에 드레인 전극(DE)과 소스 전극(SE)이 위치한다. 드레인 전극(DE)은 반도체층(ACT)의 드레인 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결되고, 소스 전극(SE)은 반도체층(ACT)의 소스 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결된다. 소스 전극(SE) 및 드레인 전극(DE)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(SE) 및 드레인 전극(DE)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(ACT), 게이트 전극(GA), 드레인 전극(DE) 및 소스 전극(SE)을 포함하는 박막트랜지스터(TFT)가 구성된다.
박막트랜지스터(TFT)를 포함하는 기판(SUB) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.
오버코트층(OC)의 일부 영역에는 드레인 전극(DE)을 노출시키는 비어홀(VIA)이 위치한다. 오버코트층(OC) 상에 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 박막트랜지스터(TFT)의 드레인 전극(DE)에 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(ANO)이 반사 전극인 경우, 제1 전극(ANO)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(ANO)을 포함하는 플렉서블 기판(PI) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)을 노출시키는 화소정의부(OP)가 위치한다. 플렉서블 기판(PI) 전면에는 제1 전극(ANO)에 컨택하는 유기막층(OLE)이 위치한다. 유기막층(OLE)은 전자와 정공이 결합하여 발광하는 층으로, 유기막층(OLE)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기막층(OLE) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
유기막층(OLE) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 표시부(A/A) 전면에 위치하고, 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다.
한편, 이와 같이, 표시장치(100)는 표시영역(DA)에 배치된 다수의 서브픽셀(SP)을 구동하기 위해, 비표시 영역(NDA)에 배치된 데이터 구동부(D-IC)와 GIP 구동부(GIP, 게이트 구동부)를 포함한다. 데이터 구동부(D-IC)는 표시영역(DA)에 인접하여 배치된다.
도 6은 본 발명의 표시장치를 개략적으로 나타낸 평면도이고, 도 7은 데이터 링크라인들과 게이트 링크라인들의 교차부를 나타낸 단면도이다.
도 6을 참조하면, 본 발명의 표시장치(100)의 비표시영역(NDA)에는 표시영역(DA)에 데이터 신호를 인가하기 위해 데이터 구동부(D-IC)로부터 표시영역(DA)에 연결된 데이터 링크라인들(PDL)이 배치되고, 표시영역(DA)에 스캔 신호를 인가하기 위해 GIP 구동부(GIP)로부터 표시영역(DA)에 연결된 게이트 링크라인들(PGL)이 배치된다.
일례로, 표시장치(100)는 표시영역(DA)의 양측에 GIP 구동부(GIP)가 각각 배치되고, 일측의 GIP 구동부(GIP)의 게이트 링크라인들(PGL)을 통해 표시영역(DA)에 연장되는 게이트 라인들(미도시)이 타측의 게이트 라인들과 연결되는 더블 피딩 방식일 수 있다. 그러나, 본 발명의 표시장치(100)는 표시영역(DA)의 일측에 GIP 구동부(GIP)가 배치되어 표시영역(DA)으로 게이트 라인들이 연결되는 싱글 피딩 방식도 적용할 수 있다.
비표시영역(NDA)에 배치된 데이터 링크라인들(PDL)은 표시영역(DA)으로 연장되어 배치된다. 여기서, 대부분의 데이터 링크라인들(PDL)은 데이터 구동부(D-IC)와 인접한 표시영역(DA)으로 연결됨으로써 게이트 링크라인들(PGL)과 교차하지 않는다. 반면, 표시영역(DA)의 모서리부는 곡선으로 이루어져 있기 때문에 데이터 링크 라인들(PDL)과 게이트 링크라인들(PGL)이 서로 교차되는 교차부(CRP)가 생긴다.
도 7을 참조하면, 데이터 링크라인들(PDL)과 게이트 링크라인들(PGL)이 교차하는 교차부(CRP)는 기판(SUB) 상에 제1 및 제2 버퍼층(BUF1, BUF2)이 배치된다. 제2 버퍼층(BUF2) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 데이터 링크라인들(PDL)이 배치된다. 데이터 링크라인들(PDL) 상에 제1 층간 절연막(ILD1)이 배치되고, 제1 층간 절연막(ILD1) 상에 다른 데이터 링크라인(PDL)이 배치된다. 즉, 데이터 링크라인들(PDL)이 서로 다른 층에 교번하여 적층된다. 데이터 링크라인(PDL)이 형성된 제1 층간 절연막(ILD1) 상에 제2 층간 절연막(ILD2)이 배치되고, 제2 층간 절연막(ILD2) 상에 게이트 링크라인들(PGL)이 배치된다. 게이트 링크라인들(PGL) 상에 패시베이션막(PAS)이 배치된다.
그러나, 데이터 링크라인들(PDL)을 덮고 있는 제1 및 제2 층간 절연막(ILD1, ILD2)의 단차로 인해, 게이트 링크라인들(PGL)의 패터닝 불량이 발생하여 게이트 링크라인들(PGL)의 잔막이 존재하게 된다. 따라서, 패터닝되어 서로 분리되어야 할 게이트 링크라인들(PGL)이 잔막에 의해 쇼트되어 게이트 링크라인들(PGL)을 통해 입력되는 스캔 신호의 구동 불량이 발생한다.
이하, 본 발명은 게이트 링크라인들(PGL)의 쇼트를 방지할 수 있는 표시장치를 개시한다.
도 8은 도 6의 R1 영역을 확대하여 나타낸 평면도이며, 도 9는 도 8의 절취선 A-A'에 따라 절취한 단면도이고, 도 10은 도 8의 절취선 B-B'에 따라 절취한 단면도이며, 도 11은 도 8의 절취선 C-C'에 따라 절취한 단면도이다.
도 8을 참조하면, 비표시영역(NDA)에는 데이터 구동부(D-IC)로부터 표시영역(DA)으로 연장되어 배치되는 데이터 링크라인들(PDL)이 배치되고, GIP 구동부(GIP)로부터 표시영역(DA)으로 연장되어 배치되는 데이터 링크라인들(PGL)이 배치된다. 데이터 링크라인들(PDL)은 제1 데이터 링크라인들(DLL1)과 제2 데이터 링크라인들(DLL2)이 교번하여 배치된다. 본 발명은 데이터 링크라인들(PDL)을 동일층에 배치하지 않고, 제1 데이터 링크라인들(DLL1)과 제2 데이터 링크라인들(DLL2)으로 나누어 서로 다른 층에 배치함으로써 내로우 베젤을 구현한다.
데이터 링크라인들(PDL)과 게이트 링크라인들(PGL)이 형성된 기판(SUB) 상에는 패시베이션막(PAS)이 전체적으로 배치된다. 본 발명은 데이터 링크라인들(PDL)과 게이트 링크라인들(PGL)이 교차하는 비표시영역(NDA)에서, 게이트 링크라인들(PGL) 사이에 대응하는 패시베이션막(PAS)을 식각하여 하부의 제2 층간 절연막(ILD2)을 노출하는 패시홀들(PAH)을 형성한다. 패시홀들(PAH)은 게이트 링크라인들(PGL) 사이에서 게이트 링크라인(PGL)들과 나란하게 배치될 수 있다. 패시홀들(PAH)은 게이트 링크라인들(PGL)의 패터닝 후, 패시홀(PAH)을 형성하는 건식 식각 공정을 통해 게이트 링크라인들(PGL) 사이에 잔존할 수 있는 게이트 링크 잔막을 제거할 수 있다. 따라서, 게이트 링크라인들(PGL)이 잔막에 의해 쇼트되어 스캔 신호의 구동불량이 발생하는 것을 방지할 수 있다.
도 9 내지 도 11을 참조하여, 데이터 링크라인들(PDL)과 게이트 링크라인들(PGL)이 교차하는 비표시영역(NDA)의 단면을 살펴보기로 한다.
도 9를 참조하면, 기판(SUB) 상에 제1 버퍼층(BUF1)이 배치되고, 제1 버퍼층(BUF1) 상에 제2 버퍼층(BUF2)이 배치된다. 제2 버퍼층(BUF2) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 제1 데이터 링크라인들(DLL1)이 일정 간격 이격되어 배치된다. 제1 데이터 링크라인들(DLL1)은 표시영역(DA)의 게이트 전극과 동일한 물질로 이루어진다.
제1 데이터 링크라인들(DLL1)이 형성된 기판(SUB) 상에 제1 층간 절연막(ILD1)이 배치된다. 제1 층간 절연막(ILD1) 상에 제2 데이터 링크라인들(DLL2)이 일정 간격 이격되어 배치된다. 제2 데이터 링크라인들(DLL2)은 제1 데이터 링크라인들(DLL1) 사이마다 배치되어, 제1 데이터 링크라인들(DLL1)과 교번하여 배치된다. 제2 데이터 링크라인들(DLL2)은 저저항의 금속 물질 예를 들어 몰리브덴, 티타늄, 알루미늄, 금, 은 등으로 이루어질 수 있다. 제1 데이터 링크라인들(DLL1)과 제2 데이터 링크라인들(DLL2)은 동일한 금속 물질로 이루어질 수도 있다.
본 발명에서는 제1 데이터 링크라인들(DLL1)과 제2 데이터 링크라인들(DLL2)을 포함하는 데이터 링크라인들(PDL)을 제1 층간 절연막(ILD1)을 사이에 두고 서로 교번하여 배치함으로써, 제1 데이터 링크라인들(DLL1)과 제2 데이터 링크라인들(DLL2) 사이의 패터닝 마진을 고려하지 않을 수 있어 내로우 베젤을 구현할 수 있다.
제2 데이터 링크라인들(DLL2)이 형성된 기판(SUB) 상에 제2 층간 절연막(ILD2)이 배치된다. 제2 층간 절연막(ILD2) 상에 게이트 링크라인들(PGL)이 일정 간격 이격되어 배치된다. 게이트 링크라인들(PGL)은 표시영역(DA)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 물질로 이루어진다.
게이트 링크라인들(PGL)이 형성된 기판(SUB) 상에 패시베이션막(PAS)이 배치된다. 패시베이션막(PAS)은 게이트 링크라인들(PGL)을 덮으며 게이트 링크라인들(PGL) 사이에 패시홀(PAH)을 구비한다. 패시홀(PAH)은 패시베이션막(PAS)을 식각하여 형성된 홀(hole)일 수 있다. 패시홀(PAH)은 패시베이션막(PAS)을 식각하면서 하부의 제2 층간 절연막(ILD2)을 노출한다. 또한, 패시홀(PAH)은 패시베이션막(PAS)을 식각하면서 하부의 제2 층간 절연막(ILD2)을 과식각할 수도 있다. 따라서, 패시홀(PAH)에 대응되는 제2 층간 절연막(ILD2)의 두께는 다른 부분의 두께보다 얇아질 수 있다.
패시홀들(PAH)은 게이트 링크라인들(PGL) 사이에 배치되어, 게이트 링크라인들(PGL)의 패터닝 후, 패시홀(PAH)을 형성하는 건식 식각 공정을 통해 게이트 링크라인들(PGL) 사이에 잔존할 수 있는 게이트 링크 잔막을 제거할 수 있다. 따라서, 게이트 링크라인들(PGL)이 잔막에 의해 쇼트되어 스캔 신호의 구동불량이 발생하는 것을 방지할 수 있다.
한편, 도 10의 게이트 링크라인(PGL)을 따라 절취한 단면도를 살펴보면, 기판(SUB) 상에 제1 및 제2 버퍼층(BUF1, BUF2)이 배치된다. 제2 버퍼층(BUF2) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 제1 데이터 링크라인들(DLL1)이 배치된다. 제1 데이터 링크라인들(DLL1) 상에 제1 층간 절연막(ILD1)이 배치되고, 제1 층간 절연막(ILD1) 상에 제2 데이터 링크라인들(DLL2)이 배치된다.
데이터 링크라인들(PDL)이 형성된 제1 층간 절연막(ILD1) 상에 제2 층간 절연막(ILD2)이 배치되고, 제2 층간 절연막(ILD2) 상에 게이트 링크라인(PGL)이 배치된다. 게이트 링크라인들(PGL) 상에 패시베이션막(PAS)이 배치된다. 즉, 게이트 링크라인들(PGL)의 상부에는 패시베이션막(PAS)이 배치되어, 외부로부터 게이트 링크라인들(PGL)을 보호할 수 있다.
또한, 도 11의 패시홀(PAH)을 따라 절취한 단면도를 살펴보면, 기판(SUB) 상에 제1 및 제2 버퍼층(BUF1, BUF2)이 배치된다. 제2 버퍼층(BUF2) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 제1 데이터 링크라인들(DLL1)이 배치된다. 제1 데이터 링크라인들(DLL1) 상에 제1 층간 절연막(ILD1)이 배치되고, 제1 층간 절연막(ILD1) 상에 제2 데이터 링크라인들(DLL2)이 배치된다.
데이터 링크라인들(PDL)이 형성된 제1 층간 절연막(ILD1) 상에 제2 층간 절연막(ILD2)이 배치되고, 제2 층간 절연막(ILD2) 상에 패시베이션막(PAS)이 배치된다. 패시베이션막(PAS)은 하부의 제2 층간 절연막(ILD2)을 노출하는 패시홀(PAH)을 구비한다. 즉, 게이트 링크라인들(미도시) 사이에는 패시베이션막(PAS)의 패시홀(PAH)이 배치되어, 게이트 링크라인들(미도시) 사이에 잔존할 수 있는 게이트 링크 잔막을 제거할 수 있다.
한편, 본 발명의 패시홀(PAH)은 다양한 형상으로 배치될 수 있다.
도 12 및 도 13은 본 발명의 패시홀의 다양한 형상에 따른 표시장치를 나타낸 평면도이다.
도 12를 참조하면, 본 발명의 패시홀(PAH)은 게이트 링크라인들(PGL) 사이마다 배치될 수 있으며, 2개의 게이트 링크라인들(PGL) 사이에서 적어도 둘 이상의 복수 개로 분할하여 배치될 수 있다. 2개의 게이트 링크라인들(PGL) 사이에 복수의 패시홀(PAH)이 배치되면, 게이트 링크 잔막을 제거할 뿐만 아니라 패시홀(PAH)을 형성하는 건식 식각 공정 시 제2 층간 절연막이 과식각되어 하부의 제2 데이터 링크라인이 노출되는 것을 방지할 수 있다.
또한, 도 13을 참조하면, 본 발명의 패시홀(PAH)은 전술한 도 8 및 도 12와는 달리, 적어도 둘 이상의 게이트 링크라인들(PGL)을 사이에 두고 서로 이격하여 배치될 수도 있다.
상기와 같이, 본 발명의 일 실시예에 따른 표시장치는 게이트 링크라인들 사이에 패시홀을 배치함으로써, 게이트 링크라인들의 패터닝 후, 패시홀을 형성하는 건식 식각 공정을 통해 게이트 링크라인들 사이에 잔존할 수 있는 게이트 링크 잔막을 제거할 수 있다. 따라서, 게이트 링크라인들이 잔막에 의해 쇼트되어 스캔 신호의 구동불량이 발생하는 것을 방지할 수 있다.
이하, 비교예 및 실시예에 따른 표시장치의 게이트 링크라인 쇼트 불량률에 대해 설명하기로 한다.
<비교예>
전술한 도 7과 같이, 게이트 링크라인 사이에 패시홀이 형성되지 않은 표시장치를 제조하였다.
<실시예>
전술한 도 8과 같이, 게이트 링크라인 사이에 패시홀이 형성된 표시장치를 제조하였다.
하기 표 1을 전술한 비교예 및 실시예에 따라 제조된 표시장치의 게이트 링크라인 쇼트 불량률을 나타낸 표이다.
비교예 실시예
쇼트 불량률(%) 40% 0%
상기 표 1을 참조하면, 비교예에 따라 제조된 표시장치는 게이트 링크라인 쇼트 불량률이 40%로 나타났다. 반면, 실시예에 따라 패시홀이 형성된 표시장치는 게이트 링크라인 쇼트 불량률이 0%로 나타났다.
이를 통해, 본 발명의 실시예에 따라 게이트 링크라인들 사이에 패시홀을 형성한 표시장치는 게이트 링크라인들의 쇼트 불량을 방지할 수 있음을 확인할 수 있었다.
상기와 같이, 본 발명의 일 실시예에 따른 표시장치는 게이트 링크라인들 사이에 패시홀을 배치함으로써, 게이트 링크라인들의 패터닝 후, 패시홀을 형성하는 건식 식각 공정을 통해 게이트 링크라인들 사이에 잔존할 수 있는 게이트 링크 잔막을 제거할 수 있다. 따라서, 게이트 링크라인들이 잔막에 의해 쇼트되어 스캔 신호의 구동불량이 발생하는 것을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 본 발명에 도시된 예에서는 유기발광표시장치를 예로 들어 설명했으나, 본 발명이 이에 한정되는 것은 아니며, 표시장치의 모서리가 곡선으로 이루어지고 GIP 구동부가 구비된 표시장치라면 어느 것에나 적용될 수 있다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
SUB : 기판 DA : 표시영역
NDA : 비표시 영역 GIP : GIP 구동부
PDL : 데이터 링크라인 PGL : 게이트 링크라인
PAS : 패시베이션막 PAH : 패시홀

Claims (10)

  1. 복수의 서브픽셀이 배치된 표시영역과 표시영역을 둘러싸는 비표시영역을 포함하는 기판;
    상기 기판 상의 비표시영역에 배치되는 데이터 구동부;
    상기 표시영역에 인접하여 상기 비표시영역에 배치된 GIP 구동부;
    상기 데이터 구동부로부터 상기 표시영역으로 연장된 데이터 링크라인들;
    상기 GIP 구동부로부터 상기 표시영역으로 연장된 게이트 링크라인들; 및
    상기 게이트 링크라인들 상에 배치된 패시베이션막을 포함하며,
    상기 패시베이션막은 상기 데이터 링크라인들과 상기 게이트 링크라인들이 교차하는 교차부에서 상기 게이트 링크라인들 사이에 배치된 적어도 하나의 패시홀을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 패시홀은 상기 게이트 링크라인들로부터 이격되어 상기 게이트 링크라인들과 나란하게 배치된 표시장치.
  3. 제2 항에 있어서,
    상기 패시홀은 상기 게이트 링크라인들 중 2개의 게이트 링크라인들 사이에서 복수 개로 배치된 표시장치.
  4. 제2 항에 있어서,
    상기 패시홀은 상기 게이트 링크라인들 중 적어도 2개의 게이트 링크라인들을 사이에 두고 이격된 표시장치.
  5. 제1 항에 있어서,
    상기 서브픽셀은,
    상기 기판 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치된 게이트 전극;
    상기 게이트 전극 상에 배치된 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치된 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 배치되며, 상기 반도체층에 연결된 소스 전극 및 드레인 전극을 포함하는 표시장치.
  6. 제5 항에 있어서,
    상기 데이터 링크라인들은 서로 다른 층에 배치된 제1 데이터 링크라인 및 제2 데이터 링크라인을 포함하는 표시장치.
  7. 제6 항에 있어서,
    상기 제1 데이터 링크라인은 상기 게이트 절연막과 상기 제1 층간 절연막 사이에 배치되고, 상기 제2 데이터 링크라인은 상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 배치되는 표시장치.
  8. 제7 항에 있어서,
    상기 제1 데이터 링크라인과 상기 제2 데이터 링크라인은 평면 상에서 서로 교번하여 배치되는 표시장치.
  9. 제7 항에 있어서,
    상기 게이트 링크라인들은 상기 제2 층간 절연막 상에 배치되는 표시장치.
  10. 제5 항에 있어서,
    상기 패시홀은 상기 패시베이션막을 관통하여 상기 패시베이션막 하부에 배치된 상기 제2 층간 절연막을 노출시키는 표시장치.
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