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KR20120085928A - Ｆｉｎｆｅｔ 및 트라이-게이트 디바이스들을 위한 랩-어라운드 콘택들 - Google Patents

Ｆｉｎｆｅｔ 및 트라이-게이트 디바이스들을 위한 랩-어라운드 콘택들 Download PDF

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Publication number
KR20120085928A
KR20120085928A KR1020127016105A KR20127016105A KR20120085928A KR 20120085928 A KR20120085928 A KR 20120085928A KR 1020127016105 A KR1020127016105 A KR 1020127016105A KR 20127016105 A KR20127016105 A KR 20127016105A KR 20120085928 A KR20120085928 A KR 20120085928A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor device
semiconductor body
silicon
exemplary embodiment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020127016105A
Other languages
English (en)
Inventor
스티븐 엠 시아
리샤브 메한드루
루시안 시프렌
켈린 쿤
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20120085928A publication Critical patent/KR20120085928A/ko
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 디바이스는 기판 및 그 기판 상에 형성되는 반도체 보디를 포함한다. 반도체 보디는 소스 영역 및 드레인 영역을 포함한다. 소스 영역 또는 드레인 영역 또는 그들의 조합은 제1 측면, 제2 측면, 및 상부 표면을 포함한다. 제1 측면은 제2 측면과 대향하고, 상부 표면은 바닥 표면과 대향한다. 소스 영역 또는 드레인 영역 또는 그들의 조합은 실질적으로 모든 제1 측면, 실질적으로 모든 제2 측면, 및 상부 표면에 형성되는 금속층을 포함한다.

Description

ＦＩＮＦＥＴ 및 트라이-게이트 디바이스들을 위한 랩-어라운드 콘택들{WRAP-AROUND CONTACTS FOR FINFET AND TRI-GATE DEVICES}
종래의 finFET 및 트라이-게이트(tri-gate) 트랜지스터 디바이스들에서, 소스 및 드레인 영역의 상부에 있는 소스 및 드레인 영역들을 위한 콘택 영역은 핀(fin) 높이가 증가함에 따라 일정하고, 이에 의해, 작은 콘택 계면 영역에 기인하여 핀 높이가 증가함에 따라 비최적 구동 전류 스케일링(scaling)을 야기한다. 결과적으로, 종래의 finFET 및 트라이-게이트 트랜지스터 디바이스들의 소스 및 드레인 영역들의 상부 상의 영역은 핀의 높이가 증가함에 따라 실질적으로 일정하게 남게 된다.
여기에 개시된 실시예들은, 유사한 참조 번호가 유사한 구성요소를 지칭하는첨부 도면에 예로서 도시되어 있고, 이에 한정되는 것은 아니다.
도 1은 여기서 개시된 청구 대상에 따른 예시적인 finFET, 또는 트라이-게이트 트랜지스터(100)를 도시한다.
도 2a 내지 도 2i는 여기서 개시된 청구 대상에 따른 콘택 구조를 형성하는 프로세스 단계들의 시퀀스를 도시한다.
도 3은 도 2a 내지 도 2i에 도시된 프로세스 단계들의 시퀀스에 대응하는 프로세스 플로우를 도시한다.
설명의 간소화 및 명료성을 위해, 도면에 도시된 구성요소들은 반드시 축적을 맞추어 도시될 필요는 없다는 것이 이해될 것이다. 예를 들면, 구성요소들 중 몇몇의 치수는 명료성을 위해 다른 구성요소에 비해 과장될 수 있다. 또한, 적절히 고려된다면, 참조 번호는 대응하는 및/또는 유사한 구성요소들을 가리키도록 도면들에서 반복되었다.
finFET 및 트라이-게이트 디바이스들을 위한 콘택 구조의 실시예들이 여기에 설명된다. 다음의 설명에서, 여기서 개시되는 실시예의 철저한 이해를 제공하기 위해 다수의 특정한 상세가 설명된다. 그러나, 당업자라면, 여기서 개시된 실시예들이 다양한 실시예가 하나 이상의 특정한 상세 없이도 실시될 수 있고, 또는 다른 방법들, 컴포넌트, 재료 등을 갖고서 실시될 수 있음을 알 것이다. 다른 경우에, 본 명세서의 측면을 모호하게 하는 것을 피하기 위해, 공지된 구조, 재료, 또는 동작에 대해서는 도시하지 않거나 상세하게 설명하지 않는다.
본 명세서의 전반에 걸쳐 참조되는 "일 실시예" 또는 "실시예"란, 그 실시예와 관련하여 기재된 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서의 전반에 걸쳐 여러 부분에 있어서 "일 실시예에서" 또는 "실시예에서"란 구문의 출현은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정한 특징, 구조, 또는 특성은 하나 이상의 실시예에 있어서 임의의 적절한 방식으로 조합될 수 있다. 여기서 사용되는 단어 "예시적"은 "예, 경우 또는 설명으로서 기능하는"을 의미하는 것으로 사용된다. 여기서 "예시적"으로 설명되는 임의의 실시예는 다른 실시예보다 반드시 우선하거나 이점이 있는 것으로 해석되어서는 안된다.
여기서 개시되는 청구 대상은, 콘택 영역이 핀 높이가 증가함에 따라 이롭게 스케일링되도록 랩-어라운드 구조를 이용하는 finFET 또는 트라이-게이트 트랜지스터 디바이스를 위한 콘택 구조에 관한 것이다. 즉, 콘택 영역은 여기서 개시되는 청구 대상에 따라 핀의 높이가 증가함에 따라 비례하여 영역을 증가시킨다.
도 1은 여기서 개시되는 청구 대상에 따른 예시적인 finFET 또는 트라이-게이트 트랜지스터(100)를 도시한다. 트라이-게이트 트랜지스터(100)가 기판(101) 상에 형성된다. 예시적인 실시예에서, 기판(101)은, 실리콘 이산화물 막과 같은 절연층(103)이 위에 형성되는 낮은(lower) 단결정 실리콘 기판(102)을 포함하는 절연 기판이다. 그러나, 트라이-게이트 트랜지스터(100)는 실리콘 이산화물, 질화물, 산화물 또는 사파이어로부터 형성된 기판과 같은 임의의 절연 기판 상에 형성될 수 있다. 예시적인 실시예에서, 기판(101)은 단결정 실리콘 기판 또는 갈륨-비소 기판과 같은 반도체 기판일 수 있으나, 이에 한정되는 것은 아니다. 또 다른 예시적인 실시예에서, 기판(101)은, 예를 들면, 모두 실리콘으로 이루어진 벌크 구조 형태일 수 있다.
트라이-게이트 트랜지스터(100)는 절연 기판(101)의 절연체(103) 상에 형성된 반도체 보디(104)를 포함한다. 반도체 보디(104)는, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 안티몬화 인듐, 갈륨 인화물, 안티몬화 갈륨 또는 탄소 나노튜브와 같은 임의의 반도체 재료로 형성될 수 있으나, 이에 한정되는 것은 아니다. 반도체 보디(104)는 외부 전기 제어를 적용함으로써 절연 상태에서 도전 상태로 역으로 변경될 수 있는 임의의 재료로 형성될 수 있다. 예시적인 실시예에서, 반도체 보디(104)는, 트랜지스터(100)의 최상 전기 성능이 바람직할 때 이상적으로는 단결정 막이다. 예를 들면, 반도체 보디(104)는 트랜지스터(100)가 마이크로프로세서와 같은 고밀도 회로와 같은 고성능 애플리케이션에서 사용될 때는 단결정 막이다. 그러나, 반도체 보디(104)는 트랜지스터(100)가 액정 디스플레이와 같은 덜 엄격한 성능을 요구하는 애플리케이션에서 사용될 때는 다결정 막일 수 있다. 절연체(103)는 단결정 실리콘 기판(101)으로부터 반도체 보디(104)를 절연시킨다. 예시적인 실시예에서, 반도체 보디(104)는 단결정 실리콘 막을 포함한다. 반도체 보디(104)는 반도체 보디(10)의 폭을 정의하는 거리만큼 분리된 한 쌍의 수직 대향 측벽(105 및 106)을 포함한다. 부가하여, 반도체 보디(104)는 기판(101) 상에 형성되는 바닥 표면(도시 생략)에 대향하는 상부 표면(107)을 포함한다. 상부 표면(107)과 바닥 표면(도시 생략) 사이의 거리는 보디 높이를 정의한다. 예시적인 실시예에서, 보디 높이는 보디 폭과 실질적으로 동일하다. 또 다른 예시적 실시예에서, 반도체 보디(104)는 대략 30 나노미터보다 작고, 이상적으로는 대략 20 나노미터보다 작은 폭 및 높이를 갖는다. 또 다른 예시적인 실시예에서, 보디 높이는 대략 보디폭의 1/2과 보디 폭의 대략 2배 사이이다.
트라이-게이트 트랜지스터(100)는 또한 반도체 보디(104) 상에 그리고 세 측면 주위에 형성된 게이트 유전체층(도시 생략)을 포함한다. 게이트 유전체층은 보디(104)의 측벽(105) 상에 또는 그에 인접하여, 상부 표면(107) 상에, 그리고 측별(106) 상에 또는 그에 인접하여 형성된다. 게이트 유전체층은 임의의 게이트 유전체 재료로부터 형성될 수 있다. 하나의 예시적인 실시예에서, 게이트 유전체층은 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물 유전체층을 포함한다. 또 다른 예시적인 실시예에서, 게이트 유전체층은 대략 5Å과 대략 20Å 사이의 두께로 g형성되는 실리콘 산질화물막을 포함한다. 또 다른 예시적 실시예에서, 게이트 절연층은, 탄탈륨 오산화물, 티타늄 산화물, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염, 및 PZT(lead zirconate titanate)와 같은 금속-산화물 유전체와 같은 하이-K(Hi-K) 게이트 유전체층이지만, 이에 한정되는 것은 아니다.
트라이-게이트 디바이스(100)는 또한 게이트 전극(109)을 포함한다. 게이트 전극(109)은 게이트 유전체층 상에 그리고 그 주위에 형성된다. 즉, 게이트 전극(109)은 게이트 유전체가 형성되는 반도체 보디(104)의 세 측면 상의 게이트 유전체 상에 또는 그에 인접하여 형성된다. 게이트 전극(109)은 트랜지스터(100)의 게이트 길이(Lg)를 정의하는 거리만큼 분리되는 한 쌍의 수직 대향 측벽(110 및 111)을 구비한다. 예시적인 실시예에서, 게이트 전극(109)의 수직 대향 측벽(110 및 111)은 반도체 보디(104)의 수직 대향 측벽(105 및 106)에 실질적으로 수직인 방향으로 뻗어 있다.
게이트 전극(109)은 임의의 적절한 게이트 전극 재료로 형성될 수 있다. 하나의 예시적인 실시예에서, 게이트 전극(109)은 대략 1x1019 원자/㎤과 1x1020 원자/㎤ 사이의 농도 밀도로 도핑된 다결정 실리콘을 포함한다. 또 다른 실시예에서, 게이트 전극(109)은 텅스텐, 탄탈륨, 티타늄, 하프늄, 지르코늄, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 그들의 탄화물 및 질화물과 같은 금속 게이트 전극일 수 있지만, 이에 한정되는 것은 아니다. 예시적인 실시예에서, 게이트 전극(109)은 대략 4.6 eV와 대략 4.8 eV 사이의 중간 갭 일함수를 갖는 재료로 형성된다. 게이트 전극(109)은 반드시 단일 재료일 필요는 없고, 다결정 실리콘/금속 전극 또는 금속/다결정 실리콘 전극과 같은 박막들의 합성물 스택을 포함할 수 있다는 것이 이해되어야 한다.
트라이-게이트 트랜지스터(100)는 또한 소스 영역(120)과 드레인 영역(130)을 포함한다. 소스 영역(112)과 드레인 영역(113)은, 도 1에 도시된 바와 같이, 게이트 전극(109)의 대향 측면 상의 반도체 보디(104) 내에 형성된다. 소스 영역(112)과 드레인 영역(113)은 N-타입 또는 P-타입 도전성과 같은 동일한 도정성 타입으로 형성된다. 예시적인 실시예에서, 소스 영역(112)과 드레인 영역(113)은 대략 1x1019 원자/㎤과 대략 1x1021 원자/㎤ 사이의 도핑 농도를 포함한다. 소스 영역(112)과 드레인 영역(113)은 균일한 농도로 형성될 수 있거나, 또는 팁 영역(예를 들면, 소스/드레인 확장부)과 같은 상이한 농도 또는 도핑 프로파일이 서브영역을 포함할 수 있다. 하나의 예시적인 실시예에서, 트랜지스터(100)가 대칭 트랜지스터일 대, 소스 영역(112)과 드레인 영역(113)은 동일한 도핑 농도 및 프로파일을 포함할 것이다. 또 다른 예시적인 실시예에서, 트라이-게이트 트랜지스터(100)가 비대칭 트랜지스터로서 형성되는 경우, 소스 영역(112) 및 드레인 영역(113)의 도핑 농도 및 프로파일은 특정한 전기적 특성을 얻기 위해 가변할 수 있다. 또 다른 예시적인 실시예에서, 소스 및 드레인 영역(112 및 113)은 소스 및 드레인 콘택 영역을 형성하기 위해 반도체 보디(104)의 노출 표면 상에 형성되는 반도체막(115)을 포함한다. 또 다른 예시적 실시예에서, 막(115)은 소스-드레인 영역 내의 핀을 리세스 에칭한 후 성장될 것이고, 막(115)은 채널을 변형(strain)시키는데 사용될 수 있다. 하나의 예로는 변형된 실리콘 게르마늄(SiGe)을 들 수 있다. 또 다른 예로는 변형된 실리콘 탄화물(SiC)을 들 수 있다.
소스 영역(112)과 드레인 영역(113) 사이에 위치된 반도체 보디(104)의 일부는 트랜지스터(100)의 채널 영역(도시 생략)을 정의한다. 채널 영역은 또한 게이트 전극(109)에 의해 둘러싸인 반도체 보디(104)의 영역으로서 정의될 수 있다. 그러나, 때때로, 소스/드레인 영역은, 예를 들면, 확산을 통해 게이트 전극의 약간 아래로 연장되어, 게이트 전극 길이(Lg)보다 약간 더 작은 채널 영역을 정의할 수 있다. 예시적인 실시예에서, 채널 영역은 고유의 또는 미도핑 단결정 실리콘을 포함한다. 하나의 예시적인 실시예에서, 채널 영역은 도핑된 단결정 실리콘을 포함한다. 채널 영역이 도핑될 때, 전형적으로 대략 1x1016 원자/㎤과 대략 1x1019 원자/㎤ 사이의 도전성 레벨로 도핑된다. 예시적인 실시예에서, 채널 영역이 도핑될 때, 채널 영역은 전형적으로 소스 영역(112)과 드레인 영역(113)의 반대의 도전성 타입으로 도핑된다. 예를 들면, 소스 및 드레인 영역이 N-타입 도전성이면, 채널 영역은 P-타입 도전성이 되도록 도핑될 것이다. 유사하게, 소스 및 드레인 영역이 P-타입 도전성인 경우, 채널 영역은 N-타입 도전성이 되도록 도핑될 것이다. 이 방식에서, 트라이-게이트 트랜지스터(100)는 각각 NMOS 트랜지스터 또는 PMOS 트랜지스터로 형성될 수 있다. 채널 영역은 균일하게 도핑되거나 비균일하게 도핑되거나 농도를 달리하여, 특정한 전기 및 성능 특성을 제공할 수 있다. 예를 들면, 채널 영역은, 원한다면, "헤일로(halo)" 영역을 포함할 수 있다.
트랜지스터(100)의 하나의 예시적인 실시예는 게이트 전극(109)의 측벽 상에 형성되는 측벽 스페이서(114)를 포함한다. 또 다른 예시적인 실시예에서, 소스 및 드레인 영역(112 및 113)은 소스 및 드레인 콘택 영역을 형성하기 위해 반도체 보디(104)의 노출된 표면 상에 형성되는 반도체 막(115)을 포함한다. 또 다른 예시적인 실시예에서, 막(115)은 소스-드레인 영역 내의 핀을 리세스 에칭한 후에 성장될 수 있고, 막(115)은 채널을 변형시키는데 사용될 수 있다. 하나의 예로는 변형된 SiGE가 있다. 부가하여, 원한다면, 반도체막(116)은 게이트 전극(109)의 상부 상에 형성될 수 있다. 반도체막(116)은 단결정 막 또는 다결정 막일 수 있다. 예시적인 실시예에서, 반도체막(116)은 에피택셜(단결정) 실리콘막이다. 또 다른 예시적인 실시예에서, 실리콘막(115)은, 반도체 보디(104)의 노출된 상부 표면 및 측벽과 같은, 실리콘을 포함하는 노출된 영역 상에만 실리콘이 형성되는 선택적 증착 프로세스에 의해 형성된다. 금속(117)은 소스 및 드레인 영역 위뿐만 아니라 게이트 전극(109)의 상부 상에도 형성된다. 금속(117)은, 예를 들면, 티타늄, 텅스텐, 니켈, 구리 또는 코발트, 또는 임의의 다른 금속 또는 NiSi와 동일하거나 더 좋은 콘택 저항을 갖는 실리사이드로부터 형성될 수 있다. 금속(117)은, 핀 높이가 증가함에 따라 콘택 영역이 이롭게 스케일링되도록 소스 및 드레인 콘택 영역을 형성하기 위해 소스 및 드레인 영역 상에 형성된다. 예시적인 대체 실시예에서, 실리사이드는 금속(117)을 실리콘 또는 실리콘 게르마늄과 반응시킴으로써 형성될 수 있다.
여기서 개시된 청구 대상의 실시예에 따른 트라이-게이트 트랜지스터를 제조하는 방법이 도 2a 내지 도 2i에 도시되어 있다. 도 3은 도 2a 내지 도 2i에 도시된 바와 같은 트라이-게이트 트랜지스터를 제조하는 프로세스를 요약하는 흐름도이다. 트라이-게이트 트랜지스터의 제조는 기판(201)으로 시작한다. 예시적인 실시예에서, 도 2a에 도시된 바와 같이, 기판(201) 상에 실리콘 또는 반도체막(202)이 형성된다. 또 다른 예시적인 실시예에서, 기판(201)은 산화물계 기판과 같은 절연 기판을 포함한다. 또 다른 예시적인 실시예에서, 절연 기판(201)은, 실리콘-이산화물막 또는 실리콘-산화물막과 같은 바닥 단결정 실리콘 기판(203)과 상부 절연층(204)을 포함한다. 절연층(204)은 반도체막(202)을 기판(203)으로부터 절연시킨다. 하나의 예시적인 실시예에서, 절연층(204)은 대략 200 Å과 대략 2000 Å 사이의 두께를 갖도록 형성된다. 절연층(204)은 때때로 "매립 산화물"층으로서 지칭된다. 절연 기판(201) 상에 실리콘 또는 반도체막(202)이 형성되는 경우, 실리콘 또는 반도체-온-절연(SOI) 기판(200)이 생성된다. 다른 예시적인 실시예에서, 기판(201)은 실리콘 단결정 기판 또는 갈륨-비소 기판과 같은 반도체 기판일 수 있지만, 이에 한정되는 것은 아니다.
반도체막(202)이 하나의 예시적인 실시예에서 실리콘막이지만, 다른 실시예에에서, 반도체막(202)은 게르마늄, 실리콘 게르마늄 합금, 갈륨 비소, 안티몬화 인듐, 갈륨 인화물, 안티몬화 갈륨 또는 탄소 나노튜브와 같은 다른 타입의 반도체 재료로 형성될 수 있으나, 이에 한정되는 것은 아니다. 하나의 예시적인 실시예에서, 반도체막(202)은 고유(즉, 미도핑) 실리콘막이다. 다른 예시적인 실시예에서, 반도체막(202)은 대략 1x1016 원자/㎤과 대략 1x1019 원자/㎤ 사이의 농도 레벨을 갖는 P-타입 또는 N-타입 도전성으로 도핑된다. 반도체막(202)은 도핑(즉, 반도체막(202)이 증착되는 동안 도핑)될 수 있거나, 또는 반도체막(202)이 기판(201) 상에 형성된 후, 예를 들면, 이온-주입에 의해 도핑될 수 있다. 형성 후의 도핑은 PMOS 및 NMOS 트라이-게이트 디바이스 모두 동일한 절연 기판 상에 용이하게 제조될 수 있게 할 수 있다. 제조 프로세스의 이 시점에서 반도체 보디의 도핑 레벨이 디바이스의 채널 영역의 도핑 레벨을 결정한다.
반도체막(202)은 제조되는 트라이-게이트 트랜지스터의 후속하여 형성되는 반도체 보디 또는 보디들에 원하는 높이와 대략 동일한 두께로 형성된다. 하나의 예시적인 실시예에서, 반도체막(202)은 대략 30 나노미터보다 작고 이상적으로는 대략 20 나노미터보다 작은 두께 또는 높이(205)를 갖는다. 또 다른 예시적인 실시예에서, 반도체막(202)은 제조되는 트라이-게이트 트랜지스터에 원하는 게이트 "길이"와 대략 동일한 두께로 형성된다. 또 다른 예시적인 실시예에서, 반도체막(202)은 디바이스의 원하는 게이트 길이보다 더 두껍게 되도록 형성된다. 또 다른 예시적인 실시예에서, 반도체막(202)은 제조되는 트라이-게이트 트랜지스터가 자신의 설계된 게이트 길이(Lg)에 대해 완전히 공핍시키는 방식으로 동작되게 할 수 있는 두께로 형성된다.
기판(201) 상에 반도체막(202)이 형성될 수 있다. 도 3의 단계(301)는 여기서 개시된 청구 대상의 실시예에 따른 트라이-게이트 트랜지스터를 제조하는 이 부분에 대응한다. 일반적으로 SIMOX 기술로서 알려진 SOI(silicon-on-insulator) 기판을 형성하는 하나의 예시적인 기술에서, 산소 원자들이 높은 선량으로 단결정 실리콘 기판에 주입된 다음 어닐링되어 기판 내에 매립 산화물(204)을 형성한다. 매립 산화물(204) 위의 단결정 실리콘 기판의 부분이 실리콘막(202)이 된다. SOI 기판을 형성하는데 사용되는 또 다른 예시적인 기술은 일반적으로 접합 SOI로 지칭되는 에피택셜 실리콘-막 전사 기술이다. 접합 SOI 기술에서, 제1 실리콘 웨이퍼는 추후 SOI 구조에서 매립 산화물(204)로서 기능할, 자신의 표면 상에 형성된 얇은 산화물을 구비한다. 다음에, 제1 실리콘 웨이퍼에 고선량 수소 주입이 이루어져, 제1 웨이퍼의 실리콘 표면 아래에 고-스트레스 영역을 형성한다. 다음에, 제1 웨이퍼가 제2 실리콘 웨이퍼의 표면 위에 플립(flipped)되고 그 표면에 접합된다. 제1 웨이퍼는 다음에 수소 주입에 의해 생성되는 고-스트레스 플레인(plain)을 따라 절단되어, 단결정 실리콘 기판의 상부 상의 얇은 실리콘층 및 그 상부 아래 전체에 매립 산화물을 포함하는 SOI 구조를 이룬다. HC 평활화 또는 화학적 기계적 연마(CMP)와 같은 평활화 기술을 사용하여, 반도체막(202)의 상부 표면을 원하는 두께로 평활화할 수 있다. 또 다른 예시적인 대체 실시예에서, 기판(201)은 실리콘과 같은 벌크 재료로 형성될 수 있다.
제조 프로세스의 이 시점에서, SOI 기판(200)에 형성될 다양한 트랜지스터들을 서로 분리시키기 위해, 원한다면, SOI 기판(200)에 분리 영역(도시 생략)이 형성될 수 있다. 분리 영역은, 예를 들면, 포토리소그래피 및 에칭 기술에 의해 트라이-게이트 트랜지스터를 둘러싸는 기판막(202)의 부분을 에칭하여 제거한 다음, 에칭된 영역을 SiO2 같은 절연막으로 다시 채움으로써 형성될 수 있다.
기판(200) 상에 트라이-게이트 트랜지스터를 형성하기 위해, 도 2b에 도시된 바와 같이, 반도체막(202) 상에 포토레지스트 마스크(206)가 형성된다. 포토레지스트 마스크(206)는, 하나 이상의 반도체 보디 또는 핀이 반도체막(202)에 후속하여 형성될 위치를 정의하는 패턴 또는 복수의 패턴을 포함한다. 포토레지스트 마스크(206)는 블랭킷-증착된 포토레지스트막을 마스킹, 노광 및 현상하는 것을 포함하는 포토리소그래피 기술에 의해 형성될 수 있다. 포토레지스트 패턴은 트라이-게이트 트랜지스터의 후속하여 형성되는 반도체 보디 또는 핀의 원하는 폭을 정의한다. 하나의 예시적인 실시예에서, 패턴은 제조되는 트랜지스터의 게이트 길이(Lg)의 원하는 폭과 동일하거나 더 큰 폭을 갖는 핀 또는 보디를 정의한다. 따라서, 트랜지스터를 제조하는데 사용되는 가장 엄격한 포토리소그래피 제한은 게이트 전극 패터닝과 연관되어 있고 반도체 보디 또는 핀 정의에 연관된 것은 아니다. 하나의 예시적인 실시예에서, 반도체 보디 또는 핀은 대략 30 나노미터보다 작거나 동일하고 이상적으로는 대략 20 나노미터보다 작거나 동일한 폭을 가질 것이다. 하나의 예시적인 실시예에서, 반도체 보디 또는 핀을 위한 패턴은 실리콘 보디 높이(205)와 대략적으로 동일한 폭을 갖는다.
부가하여, 포토레지스트 마스크(206)는 또한, 소스 랜딩 패드(도시 생략) 및 드레인 랜딩 패드(도시 생략)가 형성될 위치를 정의하는 패턴을 포함할 수 있다. 랜딩 패드(도시 생략)는 제조되는 트랜지스터의 다양한 소스 영역들을 함께 접속시키거나 다양한 드레인 영역들을 함께 접속시키는데 사용될 수 있다.
포토레지스트 마스크(206)를 형성한 후, 반도체막(202)은 포토레지스트 마스크(206)와 정렬하여 에칭되어, 하나 이상의 실리콘 보디(207), 또는 핀(207)(도 2c), 및 원한다면, 소스 및 드레인 랜딩 패드를 형성한다. 도 3의 단계(302)는 여기서 개시되는 청구 대상의 실시예에 따라 트라이-게이트 트랜지스터를 제조하는 이 부분에 대응한다. 반도체막(202)은 하부 매립 산화물층(204)이 노출될 때가지 에칭된다. 이방성 플라즈마 에칭 또는 반응성 이온 에칭과 같은 반도체 에칭 기술을 사용하여 마스크(206)와 정렬한 상태에서 반도체막(202)을 에칭한다. 반도체막(202)을 에칭하여 하나 이상의 반도체 보디, 또는 핀(207)(및, 원한다면, 소스/드레인 랜딩 패드)를 형성한 후, 포토레지스트 마스크는, 예를 들면, 화학적 스트리핑(stripping) 및 O2 애싱(ashing)을 사용하여 제거함으로써, 도 2c에 도시된 바와 같이, 기판 및 반도체 보디를 제조한다. 예시적인 대체 실시예에서, 웰 및 Vt 주입이 형성될 수 있다.
다음에, 도 2d에 도시된 바와 같이, 각각의 반도체 보디(207) 상에 그리고 그 주위에 게이트 유전체층(208)이 형성된다. 즉, 게이트 유전체층(208)은 각각의 반도체 보디(207)의 상부 표면(209) 상에 뿐만 아니라 각각의 반도체 보디(207)의 수직 대향 측벽(210 및 211) 상에 형성된다. 게이트 유전체는 증착된 유전체 또는 성장된 유전체일 수 있다. 하나의 예시적인 실시예에서, 게이트 유전체층(208)은 건식/습식 산화 프로세스로 성장된 실리콘-이산화물 유전체막이다. 예시적인 실시예에서, 실리콘-이산화물막이 대략 5Å 내지 대략 15Å의 두께로 성장된다. 또 다른 예시적인 실시예에서, 게이트 유전체막(207)은 탄탈륨 오산화물 및 티타늄 산화물과 같은 금속 산화물 유전체와 같은 고유전 상수(high-dielectric-constant) 막과 같은 증착된 유전체, 또는 PZT 또는 BST(barium strontium)과 같은 다른 하이-K 유전체이다. 고유전체 상수 막은, 예를 들면, 화학 기상 증착(CVD)에 의해 형성될 수 있다. 예시적인 대체 실시예에서, 하이-K/금속 게이트 제조 프로세스를 위해 더미 게이트가 형성될 수 있다.
게이트 유전체층(208)이 형성된 후, 게이트 전극(212)이 형성된다. 도 3의 단계(303)는 여기서 개시되는 청구 대상의 실시예에 따라 트라이-게이트 트랜지스터를 제조하는 이 부분에 대응한다. 게이트 전극(212)은 도 2d 및 도 2e에 도시된 바와 같이, 게이트 유전체층(208)의 모든 측벽 상에 형성된다. 도 2e는 단일 게이트 전극(212)을 통해 함께 결합되는 두 개의 트랜지스터를 도시하는 반면, 도 2d는 단지 하나의 트랜지스터를 도시한다. 게이트 전극(212)은 바닥 표면(도시 생략, 절연층(204) 상에 형성됨)에 대향하는 상부 표면(213)(도 2d)을 갖고, 한 쌍의 수직 대향 측벽(215 및 215)을 갖는다. 수직 대향 측벽(214 및 215) 사이의 거리는 트라이-게이트 트랜지스터의 게이트 길이(Lg)를 정의한다. 하나의 예시적인 실시예에서, 게이트 길이(Lg)는 대략 30 나노미터보다 작거나 동일하고 이상적으로는 대략 20 나노미터보다 작거나 동일하다.
게이트 전극(212)은, 예를 들면, 도 2d에 도시된 바와 같이, 기판 위에 적절한 게이트 전극 재료를 블랭킷 증착시킴으로써 형성될 수 있다. 하나의 예시적인 실시예에서, 게이트 전극(212)은 대략 200Å과 대략 3000Å 사이의 두께로 형성된다. 또 다른 예시적인 실시예에서, 게이트 전극(212)은 반도체 보디(208)의 높이의 적어도 3배의 두께 또는 높이를 갖는다. 다음에, 게이트 전극 재료는 포토리소그래피 및 에칭 기술을 사용하여 패터닝되어 게이트 전극 재료로부터 게이트 전극(212)을 형성한다. 하나의 예시적인 실시예에서, 게이트 전극 재료는 다결정 실리콘을 포함한다. 또 다른 예시적인 실시예에서, 게이트 전극 재료는 다결정 실리콘-게르마늄 합금을 포함한다. 또 다른 예시적인 실시예에서, 게이트 전극 재료는 텅스텐, 탄탈륨 및 그들의 질화물과 같은 금속막을 포함할 수 있다.
다음에, 트랜지스터를 위한 소스(216) 및 드레인 영역(217)이 게이트 전극(212)의 대향 측면 상의 반도체 보디(208) 내에 형성된다. 예시적인 대체 실시예에서, 팁 및 스페이서가 형성될 수 있다. 도 3의 단계(304)는 여기서 개시되는 청구 대상의 실시예에 따라 트라이-게이트 트랜지스터를 제조하는 이 부분에 대응한다. 하나의 예시적인 실시예에서, 소스 영역(216) 및 드레인 영역(217)은 팁 또는 소스/드레인 확장 영역(도시 생략)을 포함한다. 그러한 소스 및 드레인 확장 영역은 팁 영역을 형성하기 위해 게이트 전극(212)의 양쪽 측면 상의 반도체 보디(207)에 도판트를 위치시킴으로써 형성될 수 있다. 소스 및 드레인 랜딩 패드(도시 생략)가 이용된다면, 소스 및 드레인 랜딩 패드는 이 시점에서 또한 도핑될 수 있다. PMOS 트라이-게이트 트랜지스터에 대해, 반도체 핀 또는 보디(208)는 P-타입 도전성으로 그리고 대략 1x1020 원자/㎤과 대략 1x1021 원자/㎤ 사이의 농도로 도핑된다. NMOS 트라이-게이트 트랜지스터에 대해, 반도체 핀 또는 보디(208)는 N-타입 도전성 이온으로 대략 1x1020 원자/㎤과 대략 1x1021 원자/㎤ 사이의 농도까지 도핑된다. 하나의 예시적인 실시예에서, 실리콘막은 이온-주입에 의해 도핑된다. 또 다른 예시적인 실시예에서, 이온-주입은 수직 방향(즉, 기판(200)에 수직인 방향)에서 발생한다. 게이트 전극(212)이 폴리실리콘 게이트 전극인 경우, 게이트 전극(212)은 이온-주입 프로세스 동안 도핑될 수 있다. 게이트 전극(212)은 이온-주입 단계가 트라이-게이트 트랜지스터의 채널 영역(표시 안됨)을 도핑하는 것을 방지하기 위한 마스크로서 동작한다. 채널 영역은 게이트 전극(212) 아래에 또는 그에 의해 둘러싸여 위치된 반도체 보디(208)의 부분이다. 게이트 전극(212)이 금속 전극인 경우, 유전체 하드 마스크는 이온-주입 프로세스 동안 도핑을 방지하는데 사용될 수 있다. 다른 예시적인 실시예에서, 고체-소스 확산과 같은 다른 예시적인 방법을 사용하여 반도체 보디를 도핑함으로써 소스 및 드레인 확장부를 형성할 수 있다. 또 다른 예시적인 실시예에서, 소스 및 드레인 영역(216 및 217)은 반도체 보디(207)의 노출된 표면 상에 형성되는 소스 및 드레인 콘택 영역을 형성하는 반도체막(도시 생략)을 포함한다. 또 다른 예시적인 실시예에서, 반도체막(도시 생략)은 소스-드레인 영역 내의 핀을 리세스 에칭한 후 성장될 수 있고, 반도체막은 채널을 변형시키는데 사용될 수 있다. 하나의 예로는 변형된 실리콘 게르마늄(SiGe)일 수 있다. 또 다른 예는 변형된 실리콘 탄화물(SiC)일 수 있다.
예시적인 실시예에서, "헤일로" 영역(도시 생략)은 소스/드레인 영역 또는 소스/드레인 확장 영역의 형성 전에 반도체 보디(207)에 형성될 수 있다. 헤일로는 디바이스의 채널 영역에 형성된 도핑 영역이고 동일한 도전성을 갖지만, 디바이스의 채널 영역의 도핑보다 약간 더 높은 농도를 갖는다. 헤일로 영역은 대각(large angled) 이온 주입 기술을 이용하여 게이트 전극 아래에 도판트를 이온 주입함으로써 형성될 수 있다.
다음에, 원한다면, 기판은 고농도로(heavily) 도핑된 소스/드레인 콘택 영역, 소스 및 드레인 영역 상의 증착된 실리콘뿐만 아니라 게이트 전극과 같은 추가의 특징들을 형성하기 위해 추가로 처리될 수 있고, 소스/드레인 콘택이 형성될 수 있을 뿐만 아니라 게이트 전극 상에 형성될 수 있다. 소스/드레인 콘택은 핀 주위에 금속을 증착시키고 그것을 반응시키거나 반응시키지 않은 상태로 둠으로써 형성될 수 있다. 증착된 금속을 미반응 상태로 두게 되면, 원치 않는 영역 내의 금속이 제거될 것이다.
하나의 예시적인 실시예에서, 유전체 측벽 스페이서(218)(도 2F)가 게이트 전극(212)의 측벽 상에 형성될 수 있다. 측벽 스페이서(218)는 고농도 소스/드레인 콘택 주입을 오프셋시키는데 이용될 수 있고, 선택적 실리콘 증착 프로세스동안 소스/드레인 영역을 게이트 전극으로부터 분리시키는데 이용될 수 있다. 스페이서(218)는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 그들의 조합과 같은 공형의(conformal) 유전체막을 기판(200) 위에 블랭킷 증착시킴으로써 형성될 수 있지만, 이에 한정되는 것은 아니다. 유전체막 형성 스페이서(218)은 유전체막이 게이트 전극(212)의 측벽과 같은 수직 표면뿐만 아니라 반도체 보디(207)의 상부 및 게이트 전극(212)의 상부와 같은 수평 표면 상에 실질적으로 동일한 높이로 형성하도록 공형 방식으로 증착된다. 하나의 예시적인 실시예에서, 유전체막은 핫-월형 저압 화학 기상 증착(LPCVD) 프로세스에 의해 형성되는 실리콘 질화물이다. 유전체막의 증착 두께는 형성되는 스페이서의 폭 또는 두께를 결정한다. 예시적인 실시예에서, 유전체막은 대략 20Å 내지 대략 200Å의 두께로 형성된다.
다음에, 유전체막은, 예를 들면, 플라즈마 에칭 또는 반응성 이온 에칭으로 이방성 에칭되어, 도 2f에 도시된 바와 같이, 측벽 스페이서(218)를 형성한다. 유전체막의 이방성 에칭은 게이트 전극(212)의 상부(뿐만 아니라 사용된다면 랜딩 패드(도시 생략)의 상부)와 같은 수평 표면으로부터 유전체막을 제거하고, 게이트 전극(212)의 측벽과 같은 수직 표면에 인접한 유전체 측벽 스페이서는 남겨둔다. 모든 수평 표면으로부터 유전체막을 제거하는데 충분한 시간 동안 계속해서 에칭된다. 예시적인 실시예에서, 오버 에칭(over etch)을 이용하여, 도 2f에 도시된 바와 같이, 반도체 보디(207)의 측벽 상의 스페이서 재료가 제거되도록 한다. 그 결과, 도 2f에 도시된 바와 같이, 게이트 전극(212)의 측벽을 따라 그리고 그에 인접하여 뻗어 있는 측벽 스페이서(218)를 형성한다. 측벽 스페이서(218)의 높이는 게이트 전극(212)의 높이보다 작은 것으로 도시되어 있다.
다음에, 원한다면, 반도체막(219)은, 도 2g에 도시된 바와 같이, 반도체 보디(207)이 노출된 표면(뿐만 아니라 랜딩 패드(도시 생략)) 상에 형성될 수 있다. 부가하여, 원한다면, 반도체막(220)은 게이트 전극(212)의 상부 상에 형성될 수 있다. 반도체막(220)은 단결정 막 또는 다결정 막일 수 있다. 예시적인 실시예에서, 반도체막(219)은 에피택셜 (단결정) 실리콘막이다. 하나의 예시적인 실시예에서, 실리콘막(219)은, 실리콘이 반도체 보디(207)의 노출된 상부 표면 및 측벽과 같은, 실리콘을 포함하는 노출된 영역 상에만 형성되는 선택적 증착 프로세스에 의해 형성된다. 선택적 증착 프로세스에서, 실리콘막은 측벽 스페이서(218)와 같은 유전체 영역 상에 형성되지 않는다. 게이트 전극(212)이 다결정 실리콘막을 포함하는 경우, 반도체막은 또한 게이트 전극(212)의 상부 표면 사에 선택적으로 형성되어 실리콘막(220)을 형성한다. 하나의 예시적인 실시예에서, 실리콘막(220)은 대략 50Å 내지 대략 500Å의 두께로 형성된다. 실리콘막은 인시튜(insitu) 도핑(즉, 증착 동안 도핑)되거나, 예를 들면, 이온-주입 또는 고체-소스 확산에 의해 후속하여 도핑될 수 있다. 실리콘막은 디바이스의 소스 및 드레인 영역에 대하여 원하는 도전성 타입으로 도핑된다. 예시적인 실시예에서, 증착된 실리콘막(219 및 220)은 고유 실리콘막(즉, 미도핑 실리콘막)이다. 반도체막(219)의 증착은 디바이스의 기생물을 제거하는 상승 소스 및 드레인 영역을 형성한다.
하나의 예시적인 실시예에서, 도 2h에 도시된 바와 같이, 증착된 실리콘막(219 및 220)은 수직 이온-주입 각을 이용하여 이온-주입함으로서 도핑된다. 이온-주입 프로세스는 증착된 실리콘막(219) 및 아래에 위치된 반도체 보디(207)를 대략 1x1020 원자/㎤과 대략 1x1021 원자/㎤ 사이의 농도로 도핑하여, 소스 콘택 영역(216) 및 드레인 콘택 영역(도 2h에는 도시 안됨)을 형성한다. 측벽 스페이서(218)는 소스/드레인 콘택 주입 단계를 오프셋시키고, 팁 영역(도시 생략)을 측벽 스페이서(218) 아래의 도핑된 보디 영역으로서 정의한다. 따라서, 각각 팁 영역 및 콘택 영역을 포함하는 소스 영역(216) 및 드레인 영역(217)(도 2h에는 도시 안됨)을 제조한다. 팁 영역(도시 생략)은 측벽 스페이서(218) 아래에 위치된 반도체 보디(207)의 영역이다. 콘택 영역은 측벽 스페이서(218)의 외부 에지에 인접한 반도체 보디(207)의 영역 및 증착된 실리콘막(219)의 영역이다. 부가하여, 소스/드레인 콘택 영역은, 이용될 때, 소스 및 드레인 랜딩 패드(도시 생략)를 포함한다.
다음에, 랩-어라운드 구성에서 소스 및 드레인 영역뿐만 아니라 게이트 전극(212)의 상부 상에 금속(221)이 형성된다. 하나의 예시적인 실시예에서, 콘택 비아를 형성하기 위한 트렌치가, 소스 및 드레인 영역의 상부 및 측벽이 노출되도록, 증착된 SiO2(도시 생략)와 같은 ILD층에 형성된다. 다음에, CVD 기술을 이용하여 소스 및 드레인 영역의 노출 부분에 금속(221)이 증착된다. 또 다른 예시적인 실시예에서, ALD 기술을 이용하여 소스 및 드레인 영역의 노출 부분 상에 금속(221)이 형성된다. 비아의 나머지는 텅스텐과 같은 금속으로 채워진다. 텅스텐 및 콘택 금속은 화학적 기계적 연마를 이용하여 비아의 외부 측의 영역으로부터 제거된다. 또 다른 예시적인 실시예에서, 금속이 비아 홀 내부에 증착되고 반응되어, 전체적인 핀을 소비하지 않는 금속 실리사이드를 형성한 다음, 비아가 비아 금속으로 채워지고 화학적 기계적 연마를 이용하여 비아 외부로부터 금속을 제거한다. 또 다른 예시적인 실시예에서, 디바이스를 열처리함으로써 금속(221)과의 콘택에 소스 및 드레인 영역의 표면 상에 실리사이드가 형성될 수 있다. 하나의 예시적인 실시예에서, 금속(221)과 소스 및 드레인 영역 사이의 계면 영역이 핀 높이에 비례하여 유지되도록 전체적인 소스 영역 또는 전체적인 드레인 몇적을 소비하지 않게 실리사이드가 형성된다. 다음에, 화학적 에칭 등에 의해 초과 금속(221)이 제거된다. 하이-K 금속 게이트가 사용되는 하나의 예시적인 실시예에서, 게이트 상에 어떠한 실리사이드도 형성되지 않을 수 있다. 도 3의 단계(305)는 여기서 개시되는 청구 대상의 실시예에 따라 트라이-게이트 트랜지스터를 제조하는 이 부분에 대응한다. 소스 및 드레인 영역에 양호한 콘택을 제공하는 재료로부터, 티타늄, 텅스텐, 니켈, 구리 또는 코발트와 같은 금속(221)이 형성될 수 있지만, 이에 한정되는 것은 아니고, NiSi의 콘택 저항과 동일하거나 작은 콘택 저항을 갖는 임의의 다른 금속이 형성될 수 있다. 금속(221)은 콘택 영역이 핀 높이가 증가함에 따라 이롭게 스케일링되도록 소스 및 드레인 콘택 영역을 형성하기 위해 소스 및 드레인 영역 상에 형성된다.
요약서의 설명을 포함하는 설명된 실시예의 상기 설명은 배타적이거나 개시된 정확한 형태로 한정하는 것을 의도하는 것이 아니다. 설명의 목적으로 여기에 특정 실시예 및 예를 설명하고 있지만, 당업자라면, 본 설명의 범위 내에 있는 다양한 균등 수정이 가능하다는 것을 알 수 있을 것이다.
이들 수정은 상기에 설명된 설명에 비추어 이루어질 수 있다. 다음의 청구범위에서 사용되는 용어는 명세서에 개시된 특정 실시예 및 청구범위로 범위를 한정하는 것으로 해석되어서는 안된다. 오히려, 여기에 개시된 실시예의 범위는, 청구범위 해석의 확립된 주의에 따라 해석되어야 하는 다음의 청구범위에 의해 결정된다.

Claims (18)

  1. 기판과,
    상기 기판 상에 형성된 반도체 보디 - 상기 반도체 보디는 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 제1 측면, 제2 측면 및 상부 표면을 포함하고, 상기 제1 측면은 상기 제2 측면에 대향함 - 와,
    상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 실질적으로 상기 제1 측면 모두, 실질적으로 상기 제2 측면 모두, 및 상기 상부 표면상에 형성되는 금속층을 포함하는
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 금속층은 상기 반도체 보디의 높이와 비례하여 스케일링되는, 실질적으로 상기 제1 측면 및 제2 측면 모두와의 콘택 표면을 제공하는
    반도체 디바이스.
  3. 제2항에 있어서,
    상기 기판은 절연성 기판 또는 벌크형 기판을 포함하는
    반도체 디바이스.
  4. 제3항에 있어서,
    상기 금속층은 티타늄, 텅스텐, 니켈, 구리 또는 코발트, 또는 NiSi의 콘택 저항과 동일하거나 더 작은 콘택 저항을 포함하는 임의의 다른 금속, 또는 그들의 조합을 포함하는
    반도체 디바이스.
  5. 제4항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 보디의 상기 제1 측면, 상기 제2 측면 및 상부 표면 상에 형성되는 게이트 유전체층과,
    상기 게이트 유전체층 상에 형성되는 게이트 전극을 더 포함하는
    반도체 디바이스.
  6. 제1항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 보디의 상기 제1 측면, 상기 제2 측면 및 상부 표면 상에 형성되는 게이트 유전체층과,
    상기 게이트 유전체층 상에 형성되는 게이트 전극을 더 포함하는
    반도체 디바이스.
  7. 제6항에 있어서,
    상기 금속층은 상기 반도체 보디의 높이와 비례하여 스케일링되는 실질적으로 상기 제1 측면 및 제2 측면 모두와의 콘택 표면을 제공하는
    반도체 디바이스.
  8. 제7항에 있어서,
    상기 금속층은 티타늄, 텅스텐, 니켈, 구리 또는 코발트, 또는 NiSi의 콘택 저항과 동일하거나 더 작은 콘택 저항을 포함하는 임의의 다른 금속, 또는 그들의 조합을 포함하는
    반도체 디바이스.
  9. 제8항에 있어서,
    상기 기판은 절연성 기판 또는 벌크형 기판을 포함하는
    반도체 디바이스.
  10. 반도체 디바이스를 형성하는 방법으로서,
    기판을 제공하는 단계와,
    상기 기판 상에 반도체 보디를 형성하는 단계 - 상기 반도체 보디는 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 제1 측면, 제2 측면 및 상부 표면을 포함하고, 상기 제1 측면은 상기 제2 측면에 대향함 - 와,
    상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 실질적으로 상기 제1 측면 모두, 실질적으로 상기 제2 측면 모두, 및 상기 상부 표면상에 금속층을 형성하는 단계를 포함하는
    반도체 디바이스 형성 방법.
  11. 제10항에 있어서,
    상기 금속층은 상기 반도체 보디의 높이와 비례하여 스케일링되는, 실질적으로 상기 제1 측면 및 제2 측면 모두와의 콘택 표면을 제공하는
    반도체 디바이스 형성 방법.
  12. 제11항에 있어서,
    상기 기판은 절연성 기판 또는 벌크형 기판을 포함하는
    반도체 디바이스 형성 방법.
  13. 제12항에 있어서,
    상기 금속층은 티타늄, 텅스텐, 니켈, 구리 또는 코발트, 또는 NiSi의 콘택 저항과 동일하거나 더 작은 콘택 저항을 포함하는 임의의 다른 금속, 또는 그들의 조합을 포함하는
    반도체 디바이스 형성 방법.
  14. 제13항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 보디의 상기 제1 측면, 상기 제2 측면 및 상부 표면 상에 게이트 유전체층을 형성하는 단계와,
    상기 게이트 유전체층 상에 게이트 전극을 형성하는 단계를 더 포함하는
    반도체 디바이스 형성 방법.
  15. 제10항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 보디의 상기 제1 측면, 상기 제2 측면 및 상부 표면 상에 게이트 유전체층을 형성하는 단계와,
    상기 게이트 유전체층 상에 게이트 전극을 형성하는 단계를 더 포함하는
    반도체 디바이스 형성 방법.
  16. 제15항에 있어서,
    상기 금속층은 상기 반도체 보디의 높이와 비례하여 스케일링되는, 실질적으로 상기 제1 측면 및 제2 측면 모두와의 콘택 표면을 제공하는
    반도체 디바이스 형성 방법.
  17. 제16항에 있어서,
    상기 금속층은 티타늄, 텅스텐, 니켈, 구리 또는 코발트를 포함하거나, 또는 NiSi의 콘택 저항과 동일하거나 더 작은 콘택 저항을 포함하는 임의의 다른 금속, 또는 그들의 조합을 포함하는
    반도체 디바이스 형성 방법.
  18. 제17항에 있어서,
    상기 기판은 절연성 기판 또는 벌크형 기판을 포함하는
    반도체 디바이스 형성 방법.
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