DE112017005855T5 - Nanodrahttransistor mit Source und Drain induziert durch elektrische Kontakte mit negativer Schottky-Barrierenhöhe - Google Patents
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Abstract
Ein Nanodrahttransistor weist undotierte Source- und Drain-Bereiche auf, die elektrisch mit einem Kanalbereich gekoppelt sind. Ein Source-Stapel, der elektrisch von einem Gate-Leiter isoliert ist, weist eine Grenzflächenschicht und einen Source-Leiter auf und läuft koaxial vollständig um den Source-Bereich, indem er sich entlang mindestens eines Abschnitts des Source-Bereichs erstreckt. Eine Schottky-Barriere zwischen dem Source-Leiter und dem Source-Bereich ist eine negative Schottky-Barriere, und eine Konzentration freier Ladungsträger wird in dem Halbleiter-Source-Bereich induziert.
Description
- VERWANDTE ANMELDUNGEN
- Diese Anmeldung beansprucht die Priorität vor
U.S. Patentanmeldung Nr. 15/816 231 US-Anmeldung Nr. 62/424 176 US-Anmeldung Nr. 62/456 437 - GEBIET DER ERFINDUNG
- Die vorliegende Erfindung betrifft Halbleiterbauteile (zum Beispiel Dioden, Transistoren usw.), die einen Bereich aus undotiertem Halbleitermaterial aufweisen, der effektiv zum n-Typ oder p-Typ gemacht wird, indem eine Menge von (jeweils) Elektronen oder Löchern auf der Halbleiterseite eines Metall-Halbleiterübergangs anhand einer negativen Schottky-Barriere zwischen dem Metall und dem Halbleiter induziert wird.
- ALLGEMEINER STAND DER TECHNIK
- Mit fortgesetztem Skalieren von Metalloxidhalbleiter (Metal Oxide Semiconductor)-Feldeffekttransistoren (FETs), nimmt die Fläche, die zum Herstellen elektrischer Kontakte zu dotierten Halbleiter-Source-/Drain-Bereichen verfügbar ist, ab. Als eine Folge wird der Widerstand solcher Kontakte (die typischerweise Metall-zu-Halbleiter-Kontakte sind) eine übermäßig große Komponente des gesamten elektrischen Widerstands eines Transistors, wenn er eingeschaltet wird. Dieser unerwünschte Metall-Halbleiterkontaktwiderstand wird zu einem sehr signifikanten die Leistung einschränkenden Faktor für solche Bauteile, indem er sowohl verschwendete Energie als auch reduzierte Schaltgeschwindigkeiten (Taktfrequenzen) in digitalen integrierten Schaltungen, die solche Transistoren umfassen, beiträgt. Des Weiteren nimmt das sinkende Volumen dotierter Source- und Drain-Bereiche bei Transistoren des Stands der Technik weniger Dotierungsatome auf, sogar bei sehr hohen Dotierkonzentrationen über 1020 Dotanden/cm3 hinaus. Als eine Konsequenz wird vorhergesagt, dass die Variabilität der Transistorleistung, die ein Resultat von Varianz der Dotierstoff-Artenanzahl und Platzierung ist, zu einem signifikanten Problem bei zukünftigen MOS-Transistoren im Nanometermaßstab, insbesondere bei vorweggenommenen Gate-All-Around-Nanodrahttransistoren werden wird.
-
1 zeigt ein Beispiel eines Gate-All-Around-Nanodrahttransistors10 . Bei diesem Beispiel läuft ein Gate vollständig um einen Halbleiterkanal. Ein Gate-Oxid wird konzentrisch zwischen dem Gate und dem Kanal angeordnet. Dotierte Halbleiter-Source- und Drain-Bereiche befinden sich an entgegengesetzten Enden des Kanals und weisen assoziierte umfängliche Kontakte auf, typischerweise Metallsilizid-Kontakte, die von dem Gate-Kontakt durch einen Gate-Seitenwandabstandhalter getrennt werden. - Kontaktwiderstand wird gewöhnlich als „spezifischer Widerstand des Kontakts“, geteilt durch die Fläche des Kontakts, berechnet. Herkömmlich wurde der Kontaktwiderstand folglich minimiert, indem ein spezifischer Widerstand des Kontakts so niedrig wie möglich und eine Kontaktfläche so groß wie technologisch möglich sichergestellt wurden. Gemäß Park et al. „Scaling Effect on Specific Contact Resistivity in Nano-Scale Metal-Semiconductor Contacts“, Proc. Device Research Conference (2013), geben jedoch „anfängliche Resultate an, dass der spezifische Widerstand des Kontakts innerhalb des Limits einer sehr kleinen Kontaktfläche zunimmt, und dass die Wirkung bei dem 3D-Fall im Vergleich zu dem 2D-Fall stärker ist.“ Es wird erwartet, dass Kontaktwiderstand von Metall-Halbleiterkontakten sogar mehr zunehmen wird als ein herkömmliches Modell in dem Größenbereich von 10 nm und kleiner vorhersagen würde, aufgrund der zweifachen Wirkung des zunehmenden spezifischen Widerstands und abnehmenden Kontaktfläche. Es besteht dann ein schwerwiegendes Metall-Halbleiterkontaktwiderstandsproblem für derzeitige und zukünftige Transistoren im Nanobereich, die Kontaktabmessungen von etwa 10 nm oder weniger aufweisen.
- Des Weiteren ist bei heutigen Transistoren des Stands der Technik bei Knoten kleiner als 20 nm der Halbleiterkanal vollständig entleert, ob die Transistoren nun vollständig entleerte Silizium-auf-Isolator-(FDSOI)-FETs, FinFETs, „Tri-Gate-FETs“, Nanodraht-FETs oder Gate-All-Around-FETs sind. Vollständig entleert bedingt, dass die Stärke des Halbleiterkörpers, der den Kanal und die Teile des Source/Drains, die an den Kanal grenzen, extrem dünn sind, typischerweise dünner als etwa 12 nm. Die Teile von Source und Drain, die an den Kanal grenzen, können ein sehr kleines Volumen aufweisen. Wenn solche Transistoren herkömmliche dotierte Source-/Drain-Bereiche aufweisen, kann die Anzahl von dotierter Atomen in den Source-/Drain-Bereichen in der Nähe des Kanals in der Größenordnung von zehn oder weniger liegen, und diese Dotanden weisen eine zufällige Platzierung auf. Das Dotieren in einem gegebenen Transistor ist daher stochastisch und nicht deterministisch und das kann zu übermäßiger Variabilität der elektrischen Leistung einer Besiedelung von Transistoren, die eine integrierte Schaltung bilden, führen.
- Um dieses Problem ausführlicher zu erklären, sind die Dotanden sogar bei hohen Dotierungsniveaus über 1020 Dotanden/cm3 hinaus spärlich, und umfassen höchstens nur 2 % der Atome, die in den Source-/Drain-Bereichen anwesend sind, und typischerweise weniger als 1 %. Es wurde erkannt, dass, wenn das Volumen der Source-/Drain-Bereiche klein ist, die statistische Variation der Anzahl und Lage der Dotierungsatome eine sehr große Varianz der elektrischen Reaktionen der Transistoren einführt. Siehe zum Beispiel Martinez et al., „Quantum-Transport Study on the Impact of Channel Length and Cross Sections on Variability Induced by Random Discrete Dopants in Narrow Gate-All-Around Silicon Nanowire Transistors“, IEEE Trans. Electron Devices, Bd. 58, Nr. 8, S. 2209 (2011). In diesem Artikel weisen die Autoren daraufhin, dass ein Transistor mit einer misslichen Konfiguration von Dotierungsatomen in Source/Drain sowohl einen unerwünscht hohen „Aus“-Strom (bei null Gate-Vorspannung) als auch einen unerwünschten niedrigen „Ein“-Strom (bei hoher Gate-Vorspannung) im Vergleich zu einem Transistor mit einer günstigeren Konfiguration von Dotierungsatomen aufweisen kann. Bei der Konzeption einer integrierten Schaltung, die oft mehreren Milliarden Transistoren umfasst, sind es die „schwachen“ Transistoren, die die Leistung der gesamten Schaltung bestimmen. Um daher hohe Erträge bei hergestellten ICs zu erhalten, ist es erforderlich, die Schaltung unter der Annahme zu konzipieren, dass Transistoren von dem minderwertigeren oder schwachen Typ sind. Anders ausgedrückt wird die Leistung einer Schaltung durch den schwächsten Transistor und nicht den stärksten bestimmt. Bei der modernen statistischen Konzeption von Schaltungen ist die Abhängigkeit differenzierter, im Allgemeinen gilt jedoch, dass angesichts einer statistischen Verteilung von Bauteilmerkmalen über eine große Besiedelung von Transistoren die Leistung einer Schaltung mehr durch die niedrige Leistung der schwächeren Transistoren als durch die hohe Leistung der stärkeren Transistoren bestimmt wird. Bevorzugt wird eine Besiedelung von Transistoren mit der möglichst geringen Varianz ihrer elektrischen Leistung.
- Ganz abgesehen von dem schwerwiegenden Kontaktwiderstandsproblem in Zusammenhang mit Nanobereich-Metall-Halbleiterkontakten, weist die statistische Varianz der Source-/Drain-Dotierung eine andere große Herausforderung für die zukünftige Skalierung von MOS-Transistoren in den 7-Nanometer-Knoten und darüber auf. Metall-Source-/Drain-Transistoren stellen eine Lösung für das Variabilitätsproblem des Dotierstoffs bei herkömmlichen dotierten Source-/Drain-Technologien bereit. Dotierstoffe können eliminiert werden, falls die Source-/Drain-Bereiche aus einem Metall gebildet werden, das an den undotierten Kanalbereich grenzt und dem Kanal Träger direkt, ohne eine Notwendigkeit eines dotierten Halbleiters, bereitstellt. Solche Source-/Drain-Bereiche weisen höchst wünschenswert eine kleine Schottky-Barrierenhöhe auf, damit ihre Leistung im Vergleich zu dotierten Source-/Drain-Gegenstücken wettbewerbsfähig ist.
- Die U. S.-Patente 6 833 556, 7 084 423, 7 112 478, 7 883 980 und 9 362 376, die alle der vorliegenden Anmelderin erteilt wurden und die jeweils hierin durch Verweis aufgenommen werden, beschreiben Verfahren und Strukturen, die Hochleistungs-Metall-Source-/Drain-Feldeffekttransistoren ermöglichen. In aller Kürze weist ein elektrischer Übergang eine Grenzflächenschicht auf, die zwischen einem Kontaktmetall und einem Halbleiter abgeschieden ist und eine Passivierungsschicht (die bei einigen Fällen eine Monoschicht sein kann) benachbart zu dem Halbleiter und optional eine Trennschicht, die zwischen der Passivierungsschicht und dem Metall angeordnet ist, umfassen kann. Diverse Metalle und Halbleiter können verwendet werden, und die Passivierungsschicht kann ein Oxid des Halbleiters oder anderes Material sein. Die Trennschicht kann, falls sie vorhanden ist, ein Metalloxid sein. Die sehr dünne dielektrische Grenzflächenschicht zwischen dem Metall und dem Halbleiter wirkt, um die Schottky-Barriere an dem Übergang von dem, was bei Abwesenheit der Grenzflächenschicht existieren würde, und gleichzeitig ausreichend Leitfähigkeit hat, obwohl es selbst ein Dielektrikum mit geringer elektrischer Bulk-Leitung ist, zu reduzieren, um eine deutliche Verbesserung der Leitfähigkeit des MIS-Übergangs bereitzustellen. Diese Bauteile überwinden das statistische Dotierstoffvariabilitätsproblem durch vollständiges Eliminieren der Source-/Drain-Dotierung. Diese Bauteile haben jedoch eine verbleibende Einschränkung darin, dass die Fläche der Metall-Halbleiterschnittfläche, an der eine Metall-Source oder ein Drain an den Halbleiterkanal grenzt, übermäßig klein ist, ganz allgemein mit der Querschnittfläche des Kanals vergleichbar ist. Das
U.S.-Patent 8 212 336 stellt eine Lösung bereit, die etwas Linderung für die Flächeneinschränkung bietet, indem eine Schnittfläche bereitgestellt wird, die eine Fläche, die die Querschnittfläche des Kanals überschreitet, aufweist. - Es ist bekannt, unter Verwenden von MOS-Kondensatoren „virtuelle“ p-Typ- und n-Typ-Bereiche zu induzieren. Solche MOS-Kondensatoren sind nicht leitend und stellen keinen Strom zu dem Halbleiter bereit. Die MOS-Kondensatoren induzieren unterschiedlich (und optional) p-Typ- oder n-Typ-Halbleiterbereiche. Elektrischer Strom in oder aus diesen Bereichen wird durch andere (zusätzliche) elektrische Kontakte bereitgestellt. Siehe zum Beispiel Andre Heinzig et al., „Reconfigurable Silicon Nanowire Transistors", Nano Letters, Bd. 12, Seiten 119-124 (2012).
- Die
6A und6B werden jeweils aus den6a und6c desU. S.-Patents 6 891 234 , erteilt an die Anmelderin der vorliegenden Erfindung, reproduziert, und veranschaulichen induzierte Ladungsbereiche in diversen Transistorkonfigurationen. In beiden Fällen werden „induzierte Erweiterungen“ unter „Überlappung-M“-Bereichen von Metallen mit niedriger Austrittsarbeit (für n-Kanal-Bauteile) oder Metalle mit hoher Austrittsarbeit induziert. Ein „Überlappung-M“-Bereich wird beschrieben als: „ein Halbleiter (in diesem Fall ein Metall) 92, der einen Erweiterungsbereich94 zwischen dem Source- und/oder Drain-Bereich96 und dem Kanalbereich98 überlappt. Dieser Halbleiter92 ist von dem Erweiterungsbereich94 durch einen Isolator100 getrennt und wird ausgewählt, um eine Austrittsarbeit aufzuweisen, die eine gewünschte Polung und Konzentration von Ladung in dem Erweiterungsbereich94 induziert.“ Weiter sind die „Überlappung-M“-Bereiche mit den Source-/Drain-Metallbereichen auch wie folgt verbunden: „In der Veranschaulichung6 (c) weist der Transistor113 , der in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung konfiguriert ist, virtuelle Erweiterungen114 von den n+ S/D-Bereichen 115 auf, die aus der Verwendung des überlappenden Metalls118 resultieren. Diese Metallschichten118 sind mit den Metall-S/D-Kontakten 116 verbunden und von den Erweiterungsbereichen114 und dem Gate119 durch einen Isolator120 getrennt.“ - Was die Austrittsarbeiten der überlappenden Metalle betrifft, erklärt das Patent '234: „Bei einer Ausführungsform der vorliegenden Erfindung ist der Leiter, der verwendet wird, um den Erweiterungsbereich zu überlappen, ein Metall, das eine niedrige Austrittsarbeit
Φx in einem n-Kanal-FET besitzt. Diese effektive Austrittsarbeit wird als gering betrachtet, wenn sie kleiner ist als die ElektronenaffinitätXc des Halbleiters. Im Allgemeinen ist es vorteilhaft,Φx so niedrig wie möglich zu haben. Je niedriger die Austrittsarbeit, desto größer ist die Ladungsmenge (in diesem Fall Elektronen), die in der Erweiterung induziert wird, was im Allgemeinen den Widerstand des ErweiterungsbereichsC4 reduziert, was im Allgemeinen vorteilhafterweise die Ansteuerstrom-Kapabilitäten des Transistors erhöht. Bei einer anderen Ausführungsform der vorliegenden Erfindung ist die AustrittsarbeitΦx des Metalls in einem p-Kanal-FET hoch, wobeiΦx größer ist als die Loch-Affinität des Halbleiters (das heißt mehr als eine Bandlücke größer als die Elektronenaffinität des Halbleiters). Das überlappende Metall induziert in diesem Fall Löcher in dem Erweiterungsbereich. Es ist im Allgemeinen vorteilhaft, über ein Metall zu verfügen, das eine möglichst hohe Austrittsarbeit aufweist. Die Austrittsarbeit des Metalls liegt außerhalb der Halbleiter-Bandlücke.“ - Connelly et al., „Improved Short-Channel n-FET Performance with Virtual Extensions,“ Abstracts of the 5th International Workshop on Junction Technology (
2005 ) berichtet: „Eine Alternative zu rein dotierten S/D-Erweiterungen besteht darin, eine Ladungsschicht elektrostatisch mit einer Stärke zu bilden, die mit der Kanalstärke von nur einigen wenigen Nanometern vergleichbar ist. Ein Ansatz, separat vorgespannte Abstandhalter, resultiert in zusätzlicher Verdrahtungskomplexheit und Kapazität. Ein besserer Ansatz für elektrostatisch induzierte „virtuelle Erweiterungen“ ist ... das Überlagern eines Metalls mit zweckdienlicher Austrittsarbeit oberhalb der Erweiterungsbereiche, um eine solche mobile Ladungsschicht zu induzieren, eine „virtuelle Erweiterung“... was einen MOS-Kondensator mit null Vorspannung in den Erweiterungsbereichen schafft, wo ein negatives ResultatVT für einen n-FET in einer dauerhaft induzierten Ladungsschicht resultiert, die im Vergleich zu herkömmlichen S/D-Dotierungsprofilen eine ultra-seichte Spitze bereitstellt.“ ,,[D]iese Spitze „virtueller Erweiterung“ kann die elektrostatische Kopplung zwischen einem S/D und dem Kanal reduzieren... Das Metall in dem dünnen „Überlappungsmetall“ hatte eine Austrittsarbeit von 3 V (n-FET), vergleichbar zu Er oder Yb. Die virtuelle Erweiterung stellt daher eine ultradünne Ladungsschicht bereit.“ In diesem Dokument wurde die beispielhafte virtuelle Erweiterungsstruktur mit einer „Erweiterungsoxidstärke“ von 0,7 nm, einer identischen „Gate-Oxidstärke“ von 0,7 nm und einer „effektiven Überlappungsmetall-Austrittsarbeit“ gleich 3 V modelliert. Es wird folglich impliziert, dass kein Stromfluss zwischen dem Überlappungsmetall und dem Halbleiter besteht, wie auch kein Stromfluss zwischen dem Gate-Metall und dem Halbleiter besteht. - Die
U.S.-Patente 8 586 966 und9 123 790 U.S.-Patent 8 586 966 erklärt: „ein Nanodraht-Feldeffekttransistor-(FET)-Bauteil weist einen Kanalbereich auf, der einen Silizium-Nanodrahtabschnitt aufweist, der ein erstes distales Ende aufweist, das sich von dem Kanalbereich erstreckt, und ein zweites distales Ende, das sich von dem Kanalbereich erstreckt, wobei der Siliziumabschnitt teilweise von einem Gate-Stapel umgeben ist, der umfänglich um den Siliziumabschnitt angeordnet ist, wobei ein Source-Bereich das erste distale Ende des Silizium-Nanodrahtabschnitts aufweist, ein Drain-Bereich das zweite distale Ende des Silizium-Nanodrahtabschnitts aufweist, eine Metallschicht auf dem Source-Bereich und dem Drain-Bereich angeordnet ist, wobei ein erstes leitendes Element die metallische Schicht des Source-Bereichs kontaktiert, und ein zweites leitendes Element die metallische Schicht des Drain-Bereichs kontaktiert. Es werden dotierte Source-/Drain-Bereiche verwendet: „Die Source- und Drain-Diffusionsschichten können entweder N-Typ (für NMOS) oder P-Typ (für PMOS) aufweisen, zum Beispiel dotiert mit As oder P (N-Typ) oder B (P-Typ) an einem Konzentrationsniveau von typischerweise 1e19 Atomen/cm3 oder darüber. - Auf ähnliche Art berichtet das
U.S.-Patent 9 123 790 - Fischer, S. et al., „Dopant-Free Complementary Metal Oxide Silicon Field Effect Transistors", Phys. Status Solid A 213, Nr. 6, S. 1494-1499 (2016), berichtet über dotierstofffreie Bauteile, die ultradünne Siliziumnitride und Metalle mit zweckdienlichen Austrittsarbeiten einsetzen, um n-Typ- und p-Typ-Halbleiterkontakte bereitzustellen. Die berichteten Siliziumnitridschichten sind dicker als eine Monoschicht (zum Beispiel in der Größenordnung von 7 bis 27 Ångström), und es wird keine negative Schottky-Barriere zwischen dem Metallkontakt und dem Halbleiter erwähnt.
- KURZDARSTELLUNG DER ERFINDUNG
- Bei einer Ausführungsform der Erfindung weist ein Nanodrahttransistor einen Nanodraht auf, der auf einem Substrat abgeschieden ist, wobei eine Länge des Nanodrahts einen undotierten Kanalbereich aus einem ersten Halbleitermaterial, einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist, einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist, einen Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter, der vollständig um den Kanalbereich läuft, einen Gate-Stapel, der eine Grenzflächenschicht und einen Source-Leiter aufweist, der elektrisch von dem Gate-Leiter isoliert ist, der koaxial vollständig um den Halbleiter-Source-Bereich läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, und einen Drain-Stapel, der eine Grenzflächenschicht und einen Drain-Leiter umfasst, der elektrisch von dem Gate-Leiter isoliert ist, der koaxial vollständig um den Halbleiter-Drain-Bereich läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt, aufweist. Eine Schottky-Barriere zwischen dem Source-Leiter und dem Halbleiter-Source-Bereich ist eine negative Schottky-Barriere, und eine Konzentration freier Ladungsträger wird in dem Halbleiter-Source-Bereich induziert. Eine Schottky-Barriere zwischen dem Drain-Leiter und dem Halbleiter-Drain-Bereich kann, muss aber nicht, eine negative Schottky-Barriere sein, so dass eine Konzentration freier Ladungsträger in dem Halbleiter-Drain-Bereich induziert wird. Bei einigen Ausführungsformen ist der Nanodraht des Transistors 20 nm oder weniger dick. Bei einigen Ausführungsformen sind die freien Ladungsträger Elektronen (und in diesem Fall kann die Grenzflächenschicht des Source-Stapels eine Monoschicht aus Elementen aus Gruppe V oder Gruppe VI umfassen), während die freien Ladungsträger bei anderen Ausführungsformen Löcher sind (und in diesem Fall kann die Grenzflächenschicht des Source-Stapels eine Monoschicht aus Elementen aus Gruppe III oder Gruppe II umfassen).
- Bei diversen Instanzen des Nanodrahttransistors beträgt die Schottky-Barriere zwischen mindestens einem (a) des Source-Leiters und des Halbleiter-Source-Bereichs, und (b) dem Drain-Leiter und dem Halbleiter-Drain-Bereich zwischen -0,1 eV und -0,5 eV. Weiter können in einigen Fällen die Grenzflächenschicht des Source-Stapels und die Grenzflächenschicht des Drain-Stapels jeweils ein Material aufweisen, das in seinem Bulk-Zustand ein Isolator oder ein Halbleiter wäre.
- In einigen Fällen des Nanodrahttransistors bestehen der Halbleiterkanal, der Halbleiter-Source-Bereich und der Halbleiter-Drain-Bereich alle aus dem gleichen Halbleitermaterial. In anderen Fällen bestehen jedoch der Halbleiterkanal, der Halbleiter-Source-Bereich und der Halbleiter-Drain-Bereich nicht alle aus dem gleichen Halbleitermaterial. Im Allgemeinen kann der Halbleiter-Source-Bereich Silizium, Germanium, Siliziumkarbid oder eine Legierung aufweisen, die zwei oder mehrere von Silizium, Germanium, Kohlenstoff und Zinn umfasst. Die Grenzflächenschicht des Source-Stapels und die Grenzflächenschicht des Drain-Stapels können jeweils eine Monoschicht aus Elementen aus Gruppe V oder Gruppe VI umfassen. Eine Monoschicht aus Atomen der Gruppe V oder Gruppe VI bewirkt eine negative Schottky-Barriere für Elektronen und folglich wird eine Konzentration freier Elektronen in dem Halbleiter-Source- und/oder Drain-Bereich induziert. Alternativ können die Grenzflächenschicht des Source-Stapels und die Grenzflächenschicht des Drain-Stapels jeweils eine Monoschicht aus Elementen aus Gruppe III umfassen. Eine Monoschicht aus Atomen der Gruppe III bewirkt eine negative Schottky-Barriere für Löcher und folglich wird eine Konzentration freier Löcher in dem Halbleiter-Source- und/oder Drain-Bereich induziert.
- Andere Ausführungsformen der Erfindung weisen einen FinFET-Transistor auf, der eine Halbleiterfinne aufweist, die auf einem Substrat abgeschieden ist, wobei die Finne zwei Hauptflächen aufweist und eine Länge der Finne Folgendes aufweist: einen undotierten Kanalbereich aus einem ersten Halbleitermaterial, einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist, einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist, einen Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter, der um mindestens zwei Seiten des Kanalbereichs läuft, umfasst, einen Source-Stapel, der eine Grenzflächenschicht und einen Source-Leiter, der um mindestens zwei Seiten des Halbleiter-Source-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, umfasst, und einen Drain-Stapel, der eine Grenzflächenschicht und einen Drain-Leiter, der um mindestens zwei Seiten des Halbleiter-Drain-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt, umfasst. Eine Schottky-Barriere zwischen dem Source-Leiter und dem Halbleiter-Source-Bereich ist eine negative Schottky-Barriere, die eine Konzentration freier Träger bewirkt, die in dem Halbleiter-Source-Bereich induziert werden soll. Eine Schottky-Barriere zwischen dem Drain-Leiter und dem Halbleiter-Drain-Bereich kann, muss aber nicht, eine negative Schottky-Barriere sein, so dass eine Konzentration freier Träger in dem Halbleiter-Drain-Bereich induziert wird. Bei einigen Ausführungsformen weist die Finne eine Stärke, wie zwischen den zwei Hauptflächen gemessen, von 12 nm oder weniger auf.
- Noch andere Ausführungsformen der Erfindung stellen einen Nanodrahttransistor bereit, der Folgendes aufweist: ein Gate, das umfänglich einen Halbleiter-Nanodraht-Kanal umgibt und davon durch ein elektrisch isolierendes Gate-Oxid verlagert ist, wobei der Halbleiter-Nanodraht-Kanal keine absichtliche Dotierung aufweist; eine Source an einem ersten Ende des Nanodraht-Kanals, und einen Drain an einem zweiten Ende des Nanodraht-Kanals, wobei die Source und der Drain jeweils undotiertes Halbleitermaterial umfassen; und einen ersten Metallkontakt, der umfänglich die Source umgibt und einen elektrisch leitenden Pfad zu der Source bereitstellt, und einen zweiten Metallkontakt, der umfänglich den Drain umgibt und einen elektrisch leitenden Pfad zu dem Drain bereitstellt. Der erste Metallkontakt induziert elektrostatisch freie Ladungsträger in der Source und, in einigen Fällen kann der zweite Metallkontakt, muss aber nicht unbedingt, elektrostatisch freie Ladungsträger in dem Drain induzieren. Der erste Metallkontakt ist von dem Gate durch eine isolierende Materialschicht oder eine Spalte getrennt, und der zweite Metallkontakt ist von dem Gate durch eine isolierende Materialschicht oder eine Spalte getrennt. In einigen Fällen dieses Nanodrahttransistors können die freien Ladungsträger Elektronen sein, während die freien Ladungsträger in anderen Fällen Löcher sein können.
- Bei einigen Ausführungsformen des Nanodrahttransistors kann eine Schottky-Barriere zwischen dem ersten Metallkontakt und der Source eine negative Schottky-Barrierenhöhe aufweisen. Die Schottky-Barriere zwischen dem ersten Metallkontakt und der Source kann zum Beispiel zwischen -0,1 eV und -0,5 eV liegen.
- Bei einigen Ausführungsformen des Nanodrahttransistors wird der erste Metallkontakt von der Source durch eine erste Grenzflächenschicht verlagert, und der zweite Metallkontakt wird von dem Drain durch eine zweite Grenzflächenschicht verlagert, wobei die erste und zweite Grenzflächenschicht jeweils ein Material umfassen, das in seinem Bulk-Zustand ein Isolator oder ein Halbleiter wäre. Bei einigen Ausführungsformen können eine erste Grenzflächenschicht an einer Schnittfläche zwischen dem ersten Metallkontakt und der Source und optional eine zweite Grenzflächenschicht an einer Schnittfläche zwischen dem zweiten Metallkontakt und dem Drain jeweils eine Monoschicht aus Elementen aus der Gruppe V oder der Gruppe VI umfassen.
- Bei einigen Ausführungsformen des Nanodrahttransistors können der Halbleiter-Nanodraht Kanal, die Source, und der Drain alle aus dem gleichen Halbleitermaterial bestehen. Das Halbleitermaterial kann ein Silizium, Germanium, Siliziumkarbid, ein Verbund-Halbleiter, ein Fulleren oder eine Legierung, die zwei oder mehrere aus Silizium, Germanium, Kohlenstoff und Zinn umfasst, sein. Bei anderen Ausführungsformen bestehen nicht alle des Halbleiter-Nanodrahtkanals, der Source und des Drains aus dem gleichen Halbleitermaterial.
- Bei noch anderen Ausführungsformen der Erfindung weist ein Nanodrahtbauteil einen undotierten Kanalbereich aus einem ersten Halbleitermaterial; einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist, einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist; einen Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter, der koaxial vollständig um den Kanalbereich läuft, umfasst, einen Source-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der vollständig um den Halbleiter-Source-Bereich liegt und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt; und einen Drain-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der koaxial vollständig um den Halbleiter-Drain-Bereich läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt; wobei der Source-Stapel einen Source-Leiter umfasst, der eine Grenzflächenschicht kontaktiert, die über dem Halbleiter-Source-Bereich angeordnet ist, wobei die Grenzflächenschicht mindestens eine epitaktische Doppelschicht aus Monoschichten von Atomen der Gruppe III und Gruppe V aufweist.
- Bei einem solchen Nanodrahtbauteil kann der Source-Leiter ein entartet dotierter n-Typ-Halbleiter sein, wobei die Monoschicht aus Atomen der Gruppe V an den Source-Bereich angrenzt und damit in Kontakt ist, wobei der Source-Bereich einen Halbleiter-Source-Bereich der Gruppe IV umfasst, und die Monoschicht aus Atomen der Gruppe III an den entartet dotierten n-Typ-Halbleiter angrenzt und damit in Kontakt ist. Der Halbleiter der Gruppe IV und der entartet dotierte n-Typ-Halbleiter können unterschiedliche Halbleitermaterialien sein oder können das gleiche Halbleitermaterial sein. Wenn die Grenzflächenschicht eine Monoschicht aus Gallium-(Ga)-Atomen und eine Monoschicht aus Arsen-(As)-Atomen aufweist, können zum Beispiel der Halbleiter der Gruppe IV und der entartet dotierte n-Typ-Halbleiter jeweils Germanium (Ge) umfassen.
- Bei unterschiedlichen Ausführungsformen des Nanodrahtbauteils kann der Source-Leiter ein entartet dotierter p-Typ-Halbleiter sein, wobei die Monoschicht aus Atomen der Gruppe V an den entartet dotierten p-Typ-Halbleiter angrenzt und damit in Kontakt ist, wobei der Source-Bereich einen Halbleiter-Source-Bereich der Gruppe IV umfasst, und die Monoschicht aus Atomen der Gruppe III an den Halbleiter der Gruppe IV angrenzt und damit den Kontakt ist. Bei solchen Fällen können der Halbleiter der Gruppe IV und der entartet dotierte p-Typ-Halbleiter das gleiche Halbleitermaterial oder unterschiedliche Halbmaterialien sein. Wenn die Grenzflächenschicht eine Monoschicht aus Gallium-(Ga)-Atomen und eine Monoschicht aus Arsen-(As)-Atomen aufweist, können zum Beispiel der Halbleiter der Gruppe IV und der entartet dotierte p-Typ-Halbleiter jeweils Germanium (Ge) aufweisen.
- Bei noch einer anderen Ausführungsform der Erfindung weist ein Nanodrahtbauteil einen Nanodraht auf, der auf einem Substrat abgeschieden ist, wobei eine Länge des Nanodrahts Folgendes umfasst: einen undotierten Kanalbereich aus einem ersten Halbleitermaterial; einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist; einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist; einen Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter, der koaxial vollständig um den Kanalbereich läuft, umfasst; einen Source-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der koaxial vollständig um den Halbleiter-Source-Bereich läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereich erstreckt; und einen Drain-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der vollständig um den Halbleiter-Drain-Bereich läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt. Der Source-Stapel weist einen Source-Leiter auf, der den Halbleiter-Source-Bereich kontaktiert und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, wobei der Source-Leiter einen entartet dotierten p-Typ-Halbleiter umfasst und wobei ein Valenzbandenergieoffset zwischen dem entartet dotierten p-Typ-Halbleiter und dem Halbleiter-Source-Bereich derart besteht, dass ein Valenzbandmaximum in dem entartet dotierten p-Typ-Halbleiter an einer niedrigeren Energie ist als ein Valenzbandmaximum in dem Halbleiter-Source-Bereich. Bei einem solchen Nanodrahtbauteil kann der Halbleiter-Source-Bereich Germanium aufweisen, und der entartet dotierte p-Typ-Halbleiter kann entartet dotiertes p-Typ-Silizium-Germanium aufweisen.
- Figurenliste
- Die vorliegende Erfindung wird beispielhaft und nicht einschränkend in den Figuren der begleitenden Zeichnungen veranschaulicht, in welchen:
-
1 ein Beispiel eines Gate-All-Around-Nanodrahttransistors zeigt. -
2 ein Beispiel eines Gate-All-Around-Nanodrahttransistors zeigt, der in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung konfiguriert ist. -
3A eine Veranschaulichung für einen „n-Typ“-Kontakt einer negativen Schottky-Barriere ist, bei dem das Fermi-Niveau eines Metalls an einer höheren Energie liegt als eine Leitungsbandkante eines Halbleiters. -
3B den Effekt eines Elektronentransfers aus einem Metall zum Besiedeln der Oberfläche eines Halbleiters, der elektrostatisches Gleichgewicht zwischen dem Metall und dem Halbleiter herstellt, veranschaulicht. -
4A eine Veranschaulichung für einen „p-Typ“-Kontakt einer negativen Schottky-Barriere ist, bei dem das Fermi-Niveau eines Metalls an einer niedrigeren Energie liegt als eine Valenzbandkante eines Halbleiters. -
4B den Effekt des Valenzelektronentransfers von der Oberfläche eines Halbleiters zu einem Metall veranschaulicht, wobei die Oberfläche des Halbleiters mit Löchern in einem Ausmaß besiedelt ist, das erforderlich ist, um elektrostatisches Gleichgewicht zwischen dem Metall und dem Halbleiter herzustellen. -
5 Elektronenkonzentrationen für einen Querschnitt entlang einer Finne eines FinFET-Transistors veranschaulicht. - die
6A und6B jeweils aus den6a und6c desU. S.-Patents 6 891 234 , erteilt an die Anmelderin der vorliegenden Erfindung, reproduziert sind, und induzierte Ladungsbereiche in diversen Transistorkonfigurationen veranschaulichen. -
7A ein Beispiel von Rundum-MIS-Kontakten für FinFETs zeigt, und7B ein Beispiel von Rundum-MIS-Kontakten für gestapelte Nanodraht-FETs in Übereinstimmung mit Ausführungsformen der vorliegenden Offenbarung zeigt. -
8A ein Beispiel eines epitaktischen Siliziumkontakts zu Source-/Drain-Bereichen von Nanodraht-FETs zeigt. -
8B ein Beispiel von Rundum-MIS-Kontakten für gestapelte Nanodraht-FETs in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt. - die
9A und9B Vergleiche aktueller Verteilung für gestapelte Nanodraht-FETs mit einem epitaktischen Siliziumkontakt (9A) und Rundum-MIS-Kontakten (9B) zeigen. -
10 ein Beispiel eines Rundum-MIS-Kontakts für einen FinFET in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt. - BESCHREIBUNG DER ERFINDUNG
- Die vorliegenden Erfinder haben ein Verlangen nach einem Metall-Halbleiterkontakt, der so groß wie möglich ist, in einem Transistor erkannt, der nicht durch eine Querschnittfläche des Kanals eingeschränkt ist, und ein solcher Kontakt wird von der vorliegenden Erfindung durch Abkoppeln der Metall-Halbleiterkontaktschnittfläche von dem Querschnitt des Halbleiterkanals bereitgestellt. Die Erfindung stellt eine Lösung bereit, die einigen der vielen Herausforderungen des Skalierens von MOS-Transistoren in dem Nanobereich, nämlich übermäßiger zufälliger Variabilität der Source-Drain-Dotierung und gesteigertem Metall-Halbleiterkontaktwiderstand begegnet, indem (i) Source-/Drain-Dotierstoffe eliminiert werden und die Fläche (ii) der Source-/Drain-Metallhalbleiterkontakte erhöht wird.
- Die vorliegende Erfindung weist einen Metall-Halbleiterübergang auf, der induzierte Ladung in dem Halbleiterbereich bereitstellt und auch einen direkten Pfad für den Fluss des elektrischen Stroms in den Halbleiterbereich. Der induzierte Ladungsbereich wird ein „induzierter Source/Drain“ genannt. Damit ein induzierter Source/Drain so effektiv wie ein dotierter Source/Drain ist, sollte er eine vergleichbare Konzentration an freien Trägern in der Größenordnung von 1020 pro cm3 aufweisen. Eine negative Schottky-Barrierenhöhe zwischen Source-/Drain-Metall und dem Halbleiter ist erforderlich, um eine solche Trägerkonzentration zu erzielen. Bei diversen Ausführungsformen gibt es eine absichtliche Grenzflächenschicht zwischen dem Metall und dem Halbleiter an dem Metall-Halbleiterübergang, wobei die Grenzflächenschicht den Zweck des Sicherstellens einer erforderlichen negativen Schottky-Barrierenhöhe erfüllt. Die Grenzflächenschicht besteht bei bestimmten Ausführungsformen aus einer Monoschicht von Atomen. Die Atome können beliebige von N, As, P, O, S, Se oder Te für n-Kanal-Transistoren, oder B, Ga, Al, Zn, Cd oder O für p-Kanal-Transistoren sein. Die Grenzflächenschicht ist bei bestimmten Ausführungsformen ein „dünner Isolator“, der ein Material umfasst, das in seinem Bulk-Zustand ein Isolator wäre, das aber leitend ist, wenn es wird sehr dünn ist (in dem Stärkebereich von 0,2 nm bis 2 nm). Bei diesen Ausführungsformen ist die Grenzflächenschicht an dem Metall-Halbleiterübergang nicht vergleichbar oder äquivalent mit dem dünnen Isolator, der das Gate von dem Halbleiterkanal trennt. Insbesondere wird die Grenzflächenschicht ausgewählt, um zwischen dem Metall und dem induzierten Source/Drain hoch leitend zu sein, während der Gate-Isolator ausgewählt wird, um zwischen dem Gate und dem Kanal nicht leitend zu sein.
- Die vorliegende Erfindung überwindet viele Einschränkungen herkömmlicher Kontakte zwischen Metallen und dotierten Halbleiterkörpern durch Induzieren freier Träger (Elektronen oder Löcher) in der Oberfläche eines Halbleiterkörpers durch elektrostatisches Induzieren an Stelle von Dotieren des Halbleiters mit Verunreinigungsatomen. Freie Träger werden in einem Halbleiter-Source/Drain nahe einer Schnittfläche mit einem angrenzenden kontaktierenden Metall induziert, indem eine negative Schottky-Barriere zwischen dem Metall und dem Halbleiter sichergestellt wird.
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2 zeigt ein Beispiel eines Gate-All-Around-Nanodrahttransistors20 , der in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung konfiguriert ist. Bei diesem Beispiel läuft ein Gate vollständig um einen Halbleiterkanal. Ein Gate-Oxid wird konzentrisch zwischen dem Gate und dem Kanal angeordnet. Undotierte Halbleiter-Source- und Drain-Bereiche befinden sich an entgegengesetzten Enden des Kanals und weisen assoziierte umfängliche Metallkontakte auf, die von dem Gate durch jeweilige Seitenwandabstandhalter getrennt werden. Zwischen den Source-/Drain-Kontakten und den Source-/Drain-Bereichen sind umfängliche 1-Schichten (Grenzflächenschichten) angeordnet, die die hierin beschriebenen Merkmale aufweisen. Die Existenz der 1-Schichten stellt eine negative Schottky-Barriere zwischen dem Metall-Source-/Drain-Kontakt und dem Halbleiter-Source-/Drain-Kontakt sicher, die bewirkt, dass freie Träger zwischen der Oberfläche des Halbleiterkörpers, der den Source/Drain umfasst, induziert werden. Zu bemerken ist, dass es sich um ein Merkmal der vorliegenden Erfindung handelt, dass die Schottky-Barriere zwischen dem Metall-Source-Kontakt und der Halbleiter-Source eine negative Schottky-Barriere ist, die bewirkt, dass freie Träger in der Oberfläche des Halbleiterkörpers, der die Software umfasst, induziert werden, dass es aber für die Schottky-Barriere zwischen dem Metall-Drain-Kontakt und dem Halbleiter-Drain optional ist, eine negative Schottky-Barriere zu sein. Wo die Schottky-Barriere zwischen dem Metall-Drain-Kontakt und dem Halbleiter-Drain eine negative Schottky-Barriere ist, werden freie Träger in der Oberfläche des Halbleiterkörpers, der den Drain umfasst, induziert. Die veranschaulichende Ausführungsform der Erfindung unterscheidet sich von dem herkömmlichen Nanodrahttransistor, der in1 veranschaulicht ist, dadurch, dass sie keine absichtliche Dotierung in dem Nanodrahttransistor-Source/Drain aufweist und eine negative Schottky-Barriere zwischen den Metall-Source-/Drain-Kontakten und dem Halbleiter-Source/Drain aufweist. - Es kann bei einigen Ausführungsformen möglich sein, den Gebrauch einer I-Schicht zu vermeiden, falls zum Beispiel ein Kontaktmetall oder Metalle, die den/die Source-/Drain-Kontakt(e) umfassen und das Halbleitermaterial, das den Halbleiter-Source/Drain umfasst, derart gepaart werden, dass der Metall-Halbleiterübergang eine negative Schottky-Barriere aufweist. Bei anderen Ausführungsformen kann die I-Schicht eine mehrschichtige Struktur sein, einschließlich mindestens einer Passivierungsschicht und einer Trennschicht (oder Abstandhalterschicht), wobei die Passivierungsschicht an das Halbleitermaterial, das den Halbleiter-Source/Drain umfasst, angrenzt.
- Im Detail bedeutet eine negative Schottky-Barriere für einen „n-Typ“-Kontakt, dass das Fermi-Niveau des Metalls an einer höheren Energie ist als die Leitungsbandkante des Halbleiters, wie in
3A veranschaulicht, und dass Elektronen fähig sind, zwischen dem Metall und dem Halbleiter zu leiten. Unter diesen Bedingungen, wie in3B veranschaulicht, transferieren einige Elektronen aus dem Metall und besiedeln die Oberfläche des Halbleiters, um ein elektrostatisches Gleichgewicht zwischen dem Metall und dem Halbleiter herzustellen. Wie oben angegeben, ist bei einigen Ausführungsformen der Erfindung eine Grenzflächenschicht zwischen dem Metall und dem Halbleiter anwesend, wobei es die Grenzflächenschicht Elektronen erlaubt, mit wenig Impedanz zwischen dem Metall und dem Halbleiter zu fließen, und die Grenzflächenschicht den Zweck hat zu veranlassen, dass die Schottky-Barriere negativ ist. Grenzflächenschichten, die eine negative Schottky-Barriere für Elektronen bewirken können, weisen Tunneling-Dielektrika wie Titanoxid, Siliziumoxid, Siliziumnitrid und Vanadiumoxid auf. Wenn solche Grenzflächenschichten verwendet werden, um eine negative Schottky-Barriere für Elektronen zu bewirken, ist das Kontaktierungsmetall bevorzugt, aber bei n-FET-Kontakten nicht unbedingt, ein Metall mit niedriger Austrittsarbeit, wie Aluminium, Hafnium, Zirkonium, Titan, Lanthan, Magnesium, Silber, Erbium, Yttrium oder Ytterbium. Andere Grenzflächenschichten, die eine negative Schottky-Barriere für Elektronen an Metallkontakten zu Halbleitern der Gruppe IV, wie Silizium und Germanium, bewirken, weisen Dipol-induzierende Monoschichten von Elementen der Gruppe V, wie Arsen, Phosphor oder Stickstoff auf, oder Dipol-induzierende Monoschichten von Elementen der Gruppe VI, wie Schwefel, Selen, Tellur oder Sauerstoff, oder Doppelschichten von Elementen der Gruppe V und Gruppe III auf, wobei die Atome der Gruppe V auf der Halbleiterseite des Kontakts sind und die Atome der Gruppe III auf der Metallseite. Einige Ausführungsformen von n-Typ-Kontakten mit negativen Schottky-Barrieren haben ein Kontaktmetall mit niedriger Austrittsarbeit, wie Aluminium, Hafnium, Zirkonium, Titan, Lanthan, Magnesium, Silber, Erbium, Yttrium oder Ytterbium, mit einer Grenzflächenschicht zwischen dem Metall mit niedriger Austrittsarbeit und dem Halbleiter. Andere Ausführungsformen von n-Typ-Kontakten mit negativen Schottky-Barrieren haben ein Kontaktmetall mit niedriger Austrittsarbeit, das ein Metalloxid ist, wie Zinnoxid (ZnO), mit einer Grenzflächenschicht zwischen dem Metalloxid mit niedriger Austrittsarbeit und dem Halbleiter. - Für einen „p-Typ“-Kontakt bedeutet eine negative Schottky-Barriere, dass das Fermi-Niveau des Metalls an einer niedrigeren Energie ist als die Valenzbandkante des Halbleiters, wie in
4A abgebildet. Das kann als eine negative Schottky-Barriere für Löcher betrachtet werden. Unter diesen Bedingungen transferieren einige Valenzelektronen aus der Oberfläche des Halbleiters zu dem Metall, und die Oberfläche des Halbleiters wird mit Löchern in einem Ausmaß besiedelt, das erforderlich ist, um elektrostatisches Gleichgewicht zwischen dem Metall und dem Halbleiter, wie in4B angegeben, herzustellen. Es ist möglich, dass eine Grenzflächenschicht zwischen dem Metall und dem Halbleiter anwesend ist, wobei es die Grenzflächenschicht Löchern (oder bei einer alternativen Auslegung Elektronen, die sich in die entgegengesetzte Richtung bewegen) erlaubt, mit wenig Impedanz zwischen dem Metall und dem Halbleiter zu fließen. Für „p-Typ“-Kontakte hat die Grenzflächenschicht den Zweck zu veranlassen, dass die Schottky-Barriere für Löcher negativ ist. Grenzflächenschichten, die eine negative Schottky-Barriere für Löcher bewirken können, weisen Tunneling-Dielektrika, wie Zinnoxid, auf. Wenn solche Grenzflächenschichten verwendet werden, um eine negative Schottky-Barriere für Löcher zu bewirken, ist das Kontaktierungsmetall bevorzugt, aber für p-FET-Kontakte nicht unbedingt, ein Kontaktmetall mit hoher Austrittsarbeit, wie Nickel, Cobalt, Iridium, Rhodium, Ruthenium, Gold, Osmium, Palladium oder Platin, oder ein leitendes Metalloxid mit hoher Austrittsarbeit, wie MoOx, WOx, CrOX (jeweils mit Zusammensetzungsfaktor x etwa gleich 3) oder V2O5. Bei einigen Ausführungsformen können pFET- und nFET-Kontakte das gleiche Metall umfassen, aber unterschiedliche Grenzflächenschichten aufweisen, um in jedem Fall die gewünschten negativen Schottky-Barrieren bereitzustellen. - Andere Grenzflächenschichten, die eine negative Schottky-Barriere für Löcher auf Halbleitern der Gruppe IV bewirken können, weisen Dipol-induzierende Monoschichten von Elementen der Gruppe III, wie Bor, Gallium oder Aluminium, oder Doppelschichten von Elementen der Gruppe V und der Gruppe III auf, wobei sich Atome der Gruppe V auf der Metallseite des Kontakts befinden und die Atome der Gruppe III auf der Halbleiterseite. Einige bevorzugte Ausführungsformen von p-Typ-Kontakten haben ein Kontaktmetall mit hoher Austrittsarbeit, wie Nickel, Cobalt, Iridium, Rhodium, Ruthenium, Gold, Osmium, Palladium oder Platin, oder ein leitendes Metalloxid mit hoher Austrittsarbeit, wie MoOx, WOx, CrOx (mit x in etwa gleich 3) oder V2Ox mit hoher Austrittsarbeit (mit x etwa gleich 5) mit einer Grenzflächenschicht zwischen dem Metall (oder Metalloxid) mit hoher Austrittsarbeit und dem Halbleiter.
- Die Erfindung weist auch großen Nutzen auf, wenn eine Source oder ein Drain mit Metallkontakt mit niedrigem Widerstand in einem Halbleitermaterial erforderlich ist, das nicht zweckmäßig dotiert werden könnte, oder für das das Dotieren überhaupt nicht möglich ist. Beispiele solcher Halbleiter können zweidimensionale Halbleiter sein, wie Grafen, Germanen, Phosphoren, Stannen und Silicen, oder zweidimensionale geschichtete Übergangsmetall-Dichalcogenid-(Transition Metal Dichalcogenide - TMDC)-Halbleiter, wie MoS und WSe, die kürzlich als starke Kandidaten für zukünftige Transistorkanalmaterialien erkannt wurden. Andere Materialien, die nicht für herkömmliches Dotieren empfänglich sind, schließen organische Halbleiter, Polymerhalbleiter, Fullerene, wie Carbon-Nanoröhren, amorphe Halbleiter, Perovskit auf. Alle Halbleiter in der Form eines Dünnfilms des Nanobereichs oder Nanodrahts ziehen Nutzen aus dieser Erfindung aufgrund der Tatsache, dass freie Träger in dem Halbleitermaterial durch ein angrenzendes Metall induziert werden, solange sich eine negative Schottky-Barriere zwischen dem Metall und dem Halbleiter befindet.
- Falls der Halbleiter ein Dünnfilm oder zweidimensionaler Halbleiter ist, der typisch eine Stärke von 12 nm oder weniger aufweist, mit zwei Primärflächen, wird vorgezogen, Metallkontakte auf beiden Flächen zu haben, mit beiden Metallkontakten, die eine negative Schottky-Barriere zu dem Halbleiter aufweisen. Zu bemerken ist jedoch, dass es ein Merkmal der vorliegenden Erfindung ist, dass die Schottky-Barriere zwischen dem Metall-Source-Kontakt und der Halbleiter-Source eine negative Schottky-Barriere ist, dass es aber optional ist, dass die Schottky-Barriere zwischen dem Metall-Drain-Kontakt und dem Halbleiter-Drain eine negative Schottky-Barriere ist.
- Falls der Halbleiter ein „eindimensionaler“ Halbleiter ist, entweder zylindrisch, wie eine Carbon-Nanoröhre, oder eine Halbleiter-„Nanodraht“ ist, wobei der Draht eine kreisförmige, quadratische oder beliebige andere Querschnittform mit einer Drahtbreite von etwa 20 nm oder weniger aufweist, wird vorgezogen, dass der Metallkontakt um die äußere Oberfläche des Nanodrahts läuft, wieder mit dem Metallkontakt, der eine negative Schottky-Barriere zu dem Halbleiter aufweist.
- In einem Transistor mit einem vollständig entleerten Kanal (der ein FinFET, FDSOI FET oder Nanodraht-FET sein kann), weist ein dünner Körper des Halbleiters einen Kanalbereich und Source- und Drain-Bereiche auf, wobei die Source-/Drain-Bereiche undotiert sind, und die Source-/Drain-Metallkontakte den Halbleiter auf zwei Seiten (FDSOI-FET oder FinFET) oder vollständig (Nanodraht-FET) umgeben.
- Bei anderen Ausführungsformen können die freien Träger, die durch das Kontaktmetall mit negativer Schottky-Barriere induziert werden, zusätzlich zu freien Trägern sein, die in den Halbleiter durch Dotieren eingeführt werden. Es ist daher nicht wesentlich, dass der Halbleiter für die Erfindung undotiert ist, um einen Vorteil in einem Halbleiterbauteil bereitzustellen. Die Source- und Drain-Bereiche eines Nanodraht- oder FinFET-Transistors können herkömmlich dotiert werden (zum Beispiel durch Diffusion von Atomen aus einer externen Feststoffquelle oder Ionenimplantation und thermische Aktivierung), und die Zufälligkeit der tolerierten Dotierstoffe, die induzierten Träger, die durch diese Erfindung bereitgestellt werden, zusätzlich zu den Trägern vorliegen, die durch Dotieren bereitgestellt werden, und folglich die Variabilität reduzieren, ohne sie zu eliminieren.
- Bei einer Ausführungsform umfasst ein Nanodrahttransistor einen Nanodraht, der auf einem Substrat angeordnet ist. Der Nanodraht umfasst weiter entlang einer Länge einen undotierten Kanalbereich aus einem ersten Halbleitermaterial, einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist, und einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist. Ein Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter umfasst, läuft koaxial vollständig um den Kanalbereich und steuert die elektrische Leitung durch den Halbleiter (Kanal) zwischen dem Source- und Drain-Bereich.
- Ein Source-Kontaktstapel umfasst eine Grenzflächenschicht und einen Source-Leiter, der koaxial vollständig um den Halbleiter-Source-Bereich läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt. Ein Drain-Stapel umfasst eine Grenzflächenschicht und einen Drain-Leiter, der koaxial vollständig um den Halbleiter-Drain-Bereich läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt. Die Schottky-Barriere zwischen dem Source-Leiter und dem Halbleiter-Source-Bereich ist eine negative Schottky-Barriere, und eine Konzentration freier Ladungsträger wird in dem Halbleiter-Source-Bereich induziert. Die Schottky-Barriere zwischen dem Drain-Leiter und dem Halbleiter-Drain-Bereich kann, muss aber nicht, eine negative Schottky-Barriere sein, aber wenn sie es ist, wird eine Konzentration freier Träger in dem Halbleiter-Drain-Bereich induziert. Die Stärke des Nanodrahts in dem Nanodrahttransistor beträgt 20 nm oder weniger. Der erste undotierte Halbleiter in dem Kanalbereich und der Source-Bereich können aus dem gleichen Halbleitermaterial bestehen. Alternativ kann der Source-Bereich aus einem Halbleitermaterial bestehen, das von dem ersten Halbleitermaterial in dem Kanalbereich unterschiedlich ist.
- Bei einer anderen Ausführungsform umfasst ein FinFET-Transistor eine Halbleiterfinne, die auf einem Substrat angeordnet ist, wobei die Finne zwei Hauptflächen aufweist.
5 stellt einen Querschnitt entlang der Finne500 dar. Eine Länge der ersten Finne umfasst einen undotierten Kanalbereich aus einem ersten Halbleitermaterial, einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist, und einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist. Ein Gate-Stapel, der einen Gate-Isolator502 und einen Gate-Leiter504 umfasst, läuft um mindestens zwei Seiten des Kanalbereichs und stellt elektrische Steuerung des Stromflusses zwischen der Source und dem Drain bereit. - Der Source-Bereich wird elektrisch durch einen Source-Kontaktstapel kontaktiert, der eine Grenzflächenschicht und einen Source-Leiter
510 , der um mindestens zwei Seiten des Halbleiter-Source-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, umfasst. Der Drain-Bereich wird elektrisch durch einen Drain-Kontaktstapel kontaktiert, der eine Grenzflächenschicht und einen Drain-Leiter512 , der um mindestens zwei Seiten des Halbleiter-Drain-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt, umfasst. Die Schottky-Barriere zwischen dem Source-Leiter und dem Halbleiter-Source-Bereich ist eine negative Schottky-Barriere, die eine Konzentration freier Träger bewirkt, die in dem Halbleiter-Source-Bereich508 induziert werden soll. Die Schottky-Barriere zwischen dem Drain-Leiter und dem Halbleiter-Drain-Bereich kann, muss aber nicht, eine negative Schottky-Barriere sein, aber wenn sie es ist, wird eine Konzentration freier Träger in dem Halbleiter-Drain-Bereich509 induziert. - Der Source-Leiter
510 und der Drain-Leiter512 sind von dem Gate504 durch isolierende Gate-Seitenwandabstandhalter506 isoliert. Die Stärke der Finne des FinFET-Transistors, wie zwischen zwei vertikalen Flächen gemessen, beträgt 12 nm oder weniger. Der erste undotierte Halbleiter in dem Kanalbereich und der Source-Bereich können aus dem gleichen Halbleitermaterial bestehen. Alternativ kann der Source-Bereich aus einem Halbleitermaterial bestehen, das von dem ersten Halbleitermaterial in dem Kanalbereich unterschiedlich ist. Der erste undotierte Halbleiter in dem Kanalbereich und der Drain-Bereich können aus dem gleichen Halbleitermaterial bestehen. Alternativ kann der Drain-Bereich aus einem Halbleitermaterial bestehen, das von dem ersten Halbleitermaterial in dem Kanalbereich unterschiedlich ist. - Bei anderen Ausführungsformen wird ein Source-Bereich elektrisch durch einen Source-Kontaktstapel kontaktiert, der eine Grenzflächenschicht und einen Source-Leiter umfasst, der um mindestens zwei Seiten des Halbleiter-Source-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, und eine negative Schottky-Barriere für Löcher aufweist, und ein Drain-Bereich wird elektrisch durch einen Drain-Kontaktstapel kontaktiert, der eine Grenzflächenschicht und einen Drain-Leiter, der um mindestens zwei Seiten des Halbleiter-Drain-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt, und optional eine negative Schottky-Barriere für Löcher aufweist, so dass die in dem Source-Bereich induzierten Träger vom entgegengesetzten Typ zu den Trägern, die in dem Drain-Bereich induziert werden, sind. Eine solche Konfiguration von „n-Typ“-Source und „p-Typ“-Drain kann zum Beispiel zum Bereitstellen einer elektrischen Funktion einer gesteuerten Diode nützlich sein.
- Bei anderen Ausführungsformen wird ein Source-Bereich elektrisch durch einen Source-Kontaktstapel kontaktiert, der eine Grenzflächenschicht und einen Source-Leiter umfasst, der um mindestens zwei Seiten des Halbleiter-Source-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, und eine negative Schottky-Barriere für Löcher aufweist, und ein Drain-Bereich wird elektrisch durch einen Drain-Kontaktstapel kontaktiert, der eine Grenzflächenschicht und einen Drain-Leiter umfasst, der um mindestens zwei Seiten des Halbleiter-Drain-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt, und optional eine negative Schottky-Barriere für Elektronen aufweist, mit dem Resultat, dass die Träger, die in dem Source-Bereich induziert werden, entgegengesetzte Polung zu den Trägern haben, die in dem Drain-Bereich induziert werden. Eine solche Konfiguration von „p-Typ“-Source und „n-Typ“-Drain kann zum Beispiel zum Bereitstellen einer elektrischen Funktion einer gesteuerten Diode nützlich sein.
- Bei noch weiteren Ausführungsformen weist ein Source-Stapel einen Source-Leiter auf, der den Halbleiter-Source-Bereich kontaktiert und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, wobei der Source-Leiter einen entartet dotierten n-Typ-Halbleiter umfasst und wobei ein Offset der Leitungsbandenergie zwischen dem entartet dotierten Halbleiter und dem Halbleiter-Source-Bereich derart besteht, dass das Leitungsbandminimum in dem entartet dotierten n-Typ-Halbleiter an einer höheren Energie ist als ein Leitungsbandminimum in dem Halbleiter-Source-Bereich. Als eine Folge des Leitungsbandoffsets besiedeln Elektronen aus dem entartet dotierten n-Typ-Halbleiter den Halbleiter-Source-Bereich.
- Noch eine andere Ausführungsform der Erfindung stellt eine Grenzflächenschicht bereit, die das Offset in den Leitungsbandenergien, das oben erwähnt ist, bewirkt. Eine bevorzugte Grenzflächenschicht, die das gewünschte Offset in den Leitungsbandenergien bewirkt, umfasst mindestens eine epitaktische Doppelschicht atomarer Monoschichten der Gruppe III und Gruppe V, wobei eine solche Grenzflächenschicht ein elektronisches Dipol bewirkt, das das Leitungsbandoffset (wie in dem
U.S.-Pat. 9 362 376 - Ein Beispiel eines Source-Kontaktstapels, bei dem ein Source-Leiter ein entartet dotierter n-Typ-Halbleiter ist, ist ein Source-Kontaktstapel, in dem das Source-Material Silizium ist, und der entartet dotierte n-Typ-Halbleiter, der die Source kontaktiert, entartet dotiertes n-Typ-Galliumphosphid (GaP) ist. Das gewünschte Leitungsbandoffset ergibt sich natürlich, zwischen GaP und Silizium, wenn die Leitungsbandkante in dem GaP an einer höheren Energie ist als die Leitungsbandkante in dem Silizium. Das Verwenden des Source-Kontaktstapels, in dem ein Source-Leiter ein entartet dotierter n-Typ-Halbleiter in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung ist, ist nicht auf n-Typ-GaP, das Silizium kontaktiert, beschränkt, sondern sollte als ein Koppeln beliebiger zweier Halbleiter verstanden werden, die ein natürlich auftretendes Leitungsbandoffset an ihrer Grenzfläche aufweisen. Dazu gehören zusätzlich zu GaP folgende: Ge; AlAs; AlSb, ZnS; ZnSe und ZnTe.
- Alternativ bewirkt bei einer anderen Ausführungsform eine Grenzflächenschicht zwischen einem Halbleiter-Source-Bereich der Gruppe IV und einem entartet dotierten n-Typ-Halbleiterkontaktbereich ein zusätzliches Offset in den Leitungsbandenergien. Eine bevorzugte Grenzflächenschicht, die das gewünschte Offset in den Leitungsbandenergien bewirkt, umfasst mindestens eine epitaktische Doppelschicht Atommonoschichten der Gruppe III und Gruppe V, wobei die Monoschicht der Atome der Gruppe V an den Halbleiter-Source-Bereich der Gruppe IV angrenzen und damit in Kontakt sind, und die Atome der Monoschicht der Gruppe III an den entartet dotierten n-Typ-Halbleiterkontaktbereich angrenzen und damit in Kontakt sind. Bei dieser Ausführungsform können der Halbleiter-Source-Bereich der Gruppe IV und der entartet dotierte Halbleiterkontaktbereich aus unterschiedlichen Halbleitermaterialien oder aus dem gleichen Halbmaterial gebildet werden. Bei einem Beispiel ist ein Übergang zwischen zwei Bereichen von Germanium (Ge) durch eine Grenzflächenschicht getrennt, die eine Monoschicht aus Gallium-(Ga)-Atomen und eine Monoschicht aus Arsen-(As)-Atomen umfasst, wobei die Ge-Leitungsbandkante auf der As-Seite des Übergangs an einer niedrigeren Energie (in der Größenordnung von 0,35 bis 0,45 eV) ist als die Ge-Leitungsbandkante auf der Ga-Seite des Übergangs. Eine solche Grenzflächenschicht bewirkt ein elektronisches Dipol, das das Valenzbandoffset, das in dem
U.S.-Pat. 9 362 376 - Äquivalente Ausführungsformen für Fälle, in welchen Löcher die Ladungsträger sind, sind auch Ausführungsformen der vorliegenden Erfindung. Zum Beispiel kann ein Source-Kontaktstapel einen Source-Leiter aufweisen, der einen Halbleiter-Source-Bereich kontaktiert und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, wobei der Source-Leiter ein entartet dotierter p-Typ-Halbleiter ist, und wobei ein Offset der Valenzbandenergie zwischen dem entartet dotierten p-Typ-Halbleiter und dem Halbleiter-Source-Bereich derart besteht, dass das Valenzbandmaximum in dem entartet dotierten p-Typ-Halbleiter an einer niedrigeren Energie ist als ein Valenzbandmaximum in dem Halbleiter-Source-Bereich. Als eine Folge des Leitungsbandoffsets besiedeln Löcher aus dem entartet dotierten p-Typ-Halbleiter den Halbleiter-Source-Bereich.
- Ein Beispiel ist ein Source-Kontaktstapel, bei dem das Source-Material Germanium ist, und der entartet dotierte p-Typ-Halbleiter, der die Source kontaktiert, entartet dotierte p-Typ-Silizium-Germanium-(SiGe)-Legierung ist. Das gewünschte Valenzbandoffset ergibt sich natürlich zwischen Germanium und SiGe, wenn die Valenzbandkante in dem SiGe an einer niedrigeren Energie ist als die Valenzbandkante in dem Germanium. Ausführungsformen der Erfindung sind nicht auf p-Typ-SiGe, das Germanium kontaktiert, beschränkt, sondern könnten als eine Kopplung beliebiger zweier Halbleiter verstanden werden, die ein natürlich auftretendes Valenzbandoffset an ihrer Grenzfläche aufweisen.
- Alternativ bewirkt bei einer anderen Ausführungsform eine Grenzflächenschicht zwischen einem Halbleiter-Source-Bereich der Gruppe IV und einem entartet dotierten Halbleiterkontaktbereich ein zusätzliches Offset in den Valenzbandenergien. Eine bevorzugte Grenzflächenschicht, die das gewünschte Offset in den Valenzbandenergien bewirkt, umfasst mindestens eine epitaktische Doppelschicht Atommonoschichten der Gruppe III und Gruppe V, wobei die Monoschicht der Atome der Gruppe III an den Halbleiter-Source-Bereich der Gruppe IV angrenzt und damit in Kontakt ist, und die Atome der Monoschicht der Gruppe V an den entartet dotierten p-Typ-Halbleiterkontaktbereich angrenzt und damit in Kontakt ist. Bei dieser Ausführungsform können der Halbleiter-Source-Bereich der Gruppe IV und der entartet dotierte Halbleiterkontaktbereich aus unterschiedlichen Halbleitermaterialien oder aus dem gleichen Halbmaterial gebildet werden. Bei einem beispielhaften Übergang zwischen zwei Bereichen von Germanium (Ge), die durch eine Grenzflächenschicht getrennt sind, die eine Monoschicht aus Gallium-(Ga)-Atomen und eine Monoschicht aus Arsen-(As)-Atomen umfasst, ist die Ge-Valenzbandkante auf der As-Seite des Übergangs an einer niedrigeren Energie (in der Größenordnung von 0,35 bis 0,45 eV) als die Ge-Valenzbandkante auf der Ga-Seite des Übergangs. Eine solche Grenzflächenschicht, die ein elektronisches Dipol, das das Valenzbandoffset induziert, ist in
U.S.-Pat. 9 362 ,376 - In der oben stehenden Beschreibung wurde der Nanodraht (wenigstens in den begleitenden Veranschaulichungen) als einen kreisförmigen oder nahezu kreisförmigen Querschnitt aufweisend beschrieben. Die Erfindung ist jedoch nicht auf solche Geometrien beschränkt, und Nanodrähte der vorliegenden Erfindung können andere Formen, wie quadratisch, rechteckig, oval oder andere Querschnitte aufweisen. Solche Geometrien können als „Nanosheets“ erkannt werden, und, wie er hierin verwendet wird, sollte der Begriff Nanodraht als Nanosheets enthaltend ausgelegt werden. Mit anderen Worten ist die Querschnittform des Nanodrahts für die vorliegende Erfindung nicht kritisch.
- Auf ähnliche Art verweist die oben stehende Beschreibung auf einen Gate-Stapel, der vollständig um einen Kanalbereich läuft; einen Source-Stapel, der vollständig um einen Halbleiter-Source-Bereich läuft; und einen Drain-Stapel, der koaxial vollständig um einen Halbleiter-Drain-Bereich läuft. Eine solche Geometrie gilt für einen dreidimensionalen Nanodraht, das heißt einen Nanodraht, der einen dreidimensionalen Querschnitt aufweist. Die vorliegende Erfindung ist jedoch auch an Nanodrähte anwendbar, die aus zweidimensionalen Halbleitern bestehen, wie Grafen, hexagonales Bornitrid oder Übergangsmetall-Dichalcogenide (zum Beispiel MoS2, MoSe2, MOTe2, WS2, WSe2, WTe2 usw.). In solchen Fällen sollte „vollständig um ... laufen“ als Fälle aufweisend verstanden werden, in welchen Kontakt mit beiden (entgegengesetzten) Seiten des zweidimensionalen Halbleiters erfolgt. In einigen Fällen können Kontakte mit nur einer einzigen Fläche eines zweidimensionalen Halbleiters erfolgen, aber solche Fälle würden nicht als ein Stapel, „der vollständig um“ einen Bereich „läuft“, betrachtet.
- Bei diversen Ausführungsformen stellt die vorliegende Erfindung weiter Rundum-MIS-Kontakte zu FinFETs und/oder gestapelte Nanodraht-FETs bereit. Ein Vorteil, der von den vorliegenden Rundum-MIS-Kontakten im Vergleich zu Silizidkontakten bereitgestellt wird ist, dass sie die Notwendigkeit, Opfersilizium (oder anderes Halbleitermaterial) abzuscheiden, vermeiden, zum Beispiel in dem Fall des Bildens von Kontakten für FinFETs, für Silizidkontakte. In dem Fall von Nanodrähten erlaubt das Verwenden von Rundum-MIS-Kontakten den Gebrauch eines umgebenden Metallkontakts an Stelle eines epitaktischen Siliziumkontakts, was das Stromladungsausgleichen über einen Stapel von Nanodrähten verbessert.
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7A zeigt ein Beispiel von Rundum-MIS-Kontakten für FinFETs, und7B zeigt ein Beispiel von Rundum-MIS-Kontakten für gestapelte Nanodraht-FETs in Übereinstimmung mit Ausführungsformen der vorliegenden Offenbarung. Bei dem Beispiel, das in7A gezeigt ist, laufen Grenzflächenschichten („I-Schicht“) 712 um Halbleiterfinnen710 , wobei Kontaktmetallschichten714 die Grenzflächenschichten ihrerseits umlaufen. Die Grenzflächenschichten und die Kontaktmetallschichten können unter Verwenden von Atomschichtabscheidungstechniken (Atomic Layer Deposition - ALD) abgeschieden werden. In7b sind Halbleiternanodrähte716a bis716c in einer vertikalen Anordnung gestapelt. Um jeden Nanodraht läuft eine Grenzflächenschicht718 , um die wiederum eine Kontaktmetallschicht720 läuft. Die Grenzflächenschichten und die Kontaktmetallschichten können unter Verwenden von Atomschichtabscheidungstechniken (Atomic Layer Deposition - ALD) abgeschieden werden. Bei einigen Ausführungsformen können leitende Rundum-Metalloxid-MIS-Kontakte für FinFETs und gestapelte Nanodraht-FETs eingesetzt werden. Viele leitende Metalloxide sind verfügbar. Metalle mit niedrigerer Austrittsarbeit können für NMOS-Anwendungen vorgezogen werden (zum Beispiel ZnO), und Metalle mit höherer Austrittsarbeit können für PMOS-Anwendungen vorgezogen werden (zum Beispiel MoO2). Grenzflächenschichten können bei solchen Ausführungsformen auch Metalloxide aufweisen, wobei Metalle mit niedrigerer Elektronenbarriere für NMOS-Anwendungen vorgezogen werden können (zum Beispiel TiO2), und Metalle mit niedrigerer Lochbarriere für PMOS-Anwendungen bevorzugt werden können. Abscheidungen von Metalloxid bei niedrigerer Temperatur werden bevorzugt (zum Beispiel plasmagestützte ALD, thermische ALD mit Ozon). -
8B zeigt ein Beispiel von Rundum-MIS-Kontakten für gestapelte Nanodraht-FETs in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung im Vergleich zu einem epitaktischen Siliziumkontakt, der in8A gezeigt ist. In8A werden einzelne dotierte epitaktische Siliziumkontakte710 ,712 zu Source-/Drain-Bereichen gestapelter Nanodrähte gemacht. In8B werden Rundum-MIS-Kontakte714 ,716 zu Source-/Drain-Bereichen gestapelter Nanodrähte gemacht. - Die
9A und9B zeigen Vergleiche aktueller Verteilung für gestapelte Nanodraht-FETs, die einen epitaktischen Siliziumkontakt (9A) und Rundum-MIS-Kontakte in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung (9B) aufweisen. Jede Veranschaulichung zeigt einen Stapel von Nanodraht-FETs im Querschnitt, wobei die Nanodrähte schattiert sind, um jeweilige Stromdichten darin gemäß Simulationsresultaten darzustellen. In9A werden gestapelte Nanodraht-FETs910a bis910e von einem epitaktischen Siliziumkontakt912 kontaktiert. In9B werden gestapelte Nanodraht-FETs914a bis914e von einem MIS-Kontakt916 kontaktiert. Die elektrischen Kontakte zu den Stapeln sind nicht gezeigt, es wird aber angenommen, dass sie an der Oberseite der Stapel, wie auf der Seite ausgerichtet, liegen. Wie veranschaulicht, hat Simulation gezeigt, dass verbesserte Stromverteilung über die Nanodrähte, die MIS-Kontakte aufweisen, niedrigere Variabilität bereitstellt als in einem Stapel mit einem epitaktischen Siliziumkontakt, da Strom über alle Nanodrähte in dem Stapel besser gemittelt wird. Das kann auch die Zuverlässigkeit verbessern, da es individuelles Drahterhitzen aufgrund von Stromfluss reduzieren kann. -
10 zeigt ein Beispiel eines Rundum-MIS-Kontakts für einen FinFET in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung. Der FinFET1000 weist eine Source1002 , einen Drain1004 und ein Gate1006 auf. Zwischen der Source und dem Drain ist ein Kanalbereich1008 angeordnet. Ein Gate-Dielektrikum1010 wird zwischen dem Gate und dem Kanal angeordnet. Die Source, der Drain und der Kanalbereich bilden eine „Finne“ eines Halbleitersubstrats1012 , auf dem eine Oxidschicht1014 abgeschieden ist. Der MIS-Kontakt in diesem Beispiel ist für die Source1002 gezeigt und weist einen Metallkontaktstopfen1016 auf, der eine Grenzflächenschicht1018 umgibt. Bei diesem Beispiel würde der MIS-Kontakt die Source als insofern „vollständig umlaufend“ betrachtet, als sie mindestens zwei Seiten der Finne kontaktiert. - Daher wurden Halbleiterbauteile, die einen Bereich aus undotiertem Halbleitermaterial aufweisen, der effektiv zum n-Typ oder p-Typ gemacht wird, indem eine Menge von (jeweils) Elektronen oder Löchern auf der Halbleiterseite eines Metall-Halbleiterübergangs anhand einer negativen Schottky-Barriere zwischen dem Metall und dem Halbleiter induziert wird, aufweisen, beschrieben.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
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- Zitierte Patentliteratur
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- US 15816231 [0001]
- US 62424176 [0001]
- US 62456437 [0001]
- US 8212336 [0009]
- US 6891234 [0011, 0029]
- US 8586966 [0014]
- US 9123790 [0014, 0015]
- US 9362376 [0051, 0053, 0056]
- Zitierte Nicht-Patentliteratur
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- Andre Heinzig et al., „Reconfigurable Silicon Nanowire Transistors“, Nano Letters, Bd. 12, Seiten 119-124 (2012) [0010]
- Fischer, S. et al., „Dopant-Free Complementary Metal Oxide Silicon Field Effect Transistors“, Phys. Status Solid A 213, Nr. 6, S. 1494-1499 (2016) [0016]
- McKinley et al. mit dem Titel „Control of Ge Homojunction Band Offsets Via Ultrathin Ga-As Dipole Layers“, J. Vac. Sci. Technol. A 9 (3), May/Juni 1991 [0053]
- McKinley et al. in 1992, mit dem Titel „Control of Ge Homojunction Band Offsets Via Ultrathin Ga-As Dipole Layers“, Applied Surface Science Bd. 56 -58, S. 762-765 (1992) [0053]
Claims (43)
- Beansprucht wird:
- Nanodrahttransistor, der Folgendes umfasst: einen Nanodraht, der auf einem Substrat abgeschieden ist, wobei eine Länge des Nanodrahts Folgendes umfasst: einen undotierten Kanalbereich aus einem ersten Halbleitermaterial; einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist; einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist; einen Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter, der koaxial vollständig um den Kanalbereich läuft, umfasst; einen Source-Stapel, der eine Grenzflächenschicht und einen Source-Leiter, der elektrisch von dem Gate-Leiter isoliert ist, der koaxial vollständig um den Halbleiter-Source-Bereich läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, umfasst; und einen Drain-Stapel, der eine Grenzflächenschicht und einen Drain-Leiter, der elektrisch von dem Gate-Leiter isoliert ist, der koaxial vollständig um den Halbleiter-Drain-Bereich läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt, umfasst; und wobei eine Schottky-Barriere zwischen dem Source-Leiter und dem Halbleiter-Source-Bereich eine negative Schottky-Barriere ist, und eine Konzentration freier Ladungsträger in dem Halbleiter-Source-Bereich induziert wird.
- Nanodrahttransistor nach
Anspruch 1 , wobei eine Schottky-Barriere zwischen dem Drain-Leiter und dem Halbleiter-Drain-Bereich eine negative Schottky-Barriere ist, und eine Konzentration freier Ladungsträger in dem Halbleiter-Drain-Bereich induziert wird. - Nanodrahttransistor nach
Anspruch 1 , wobei der Nanodraht 20 nm oder weniger dick ist. - Nanodrahttransistor nach
Anspruch 1 , wobei die freien Ladungsträger Elektronen sind. - Nanodrahttransistor nach
Anspruch 1 , wobei die freien Ladungsträger Löcher sind. - Nanodrahttransistor nach
Anspruch 1 , wobei die Schottky-Barriere zwischen dem Source-Leiter und dem Halbleiter-Source-Bereich zwischen -0,1 eV und -0,5 eV liegt. - Nanodrahttransistor nach
Anspruch 1 , wobei die Grenzflächenschicht des Source-Stapels und die Grenzflächenschicht des Drain-Stapels jeweils ein Material umfassen, das in seinem Bulk-Zustand ein Isolator oder ein Halbleiter wäre. - Nanodrahttransistor nach
Anspruch 1 , wobei der Halbleiterkanal, der Halbleiter-Source-Bereich und der Halbleiter-Drain-Bereich alle aus dem gleichen Halbleitermaterial bestehen. - Nanodrahttransistor nach
Anspruch 1 , wobei der Halbleiterkanal, der Halbleiter-Source-Bereich und der Halbleiter-Drain-Bereich nicht alle aus dem gleichen Halbleitermaterial bestehen. - Nanodrahttransistor nach
Anspruch 1 , wobei der Halbleiter-Source-Bereich Silizium, Germanium, Siliziumkarbid oder eine Legierung aufweist, die zwei oder mehrere von Silizium, Germanium, Kohlenstoff und Zinn umfasst. - Nanodrahttransistor nach
Anspruch 10 , wobei die freien Ladungsträger Elektronen sind. - Nanodrahttransistor nach
Anspruch 11 , wobei die Grenzflächenschicht des Source-Stapels eine Monoschicht aus Elementen aus der Gruppe V oder VI umfasst. - Nanodrahttransistor nach
Anspruch 10 , wobei die freien Ladungsträger Löcher sind. - Nanodrahttransistor nach
Anspruch 13 , wobei die Grenzflächenschicht des Source-Stapels eine Monoschicht aus Elementen aus der Gruppe III oder Gruppe II umfasst. - FinFET, der Folgendes umfasst: eine Halbleiterfinne, die auf einem Substrat abgeschieden ist, wobei die Finne zwei Hauptflächen aufweist, und eine Länge der Finne Folgendes umfasst: einen undotierten Kanalbereich aus einem ersten Halbleitermaterial; einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist; einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist; einen Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter, der um mindestens zwei Seiten des Kanalbereichs läuft, umfasst; einen Source-Stapel, der eine Grenzflächenschicht und einen Source-Leiter umfasst, der um mindestens zwei Seiten des Halbleiter-Source-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt; und einen Drain-Stapel, der eine Grenzflächenschicht und einen Drain-Leiter umfasst, der um mindestens zwei Seiten des Halbleiter-Drain-Bereichs läuft und sich entlang mindestens eines Abschnitts des Halbleiter-Drain-Bereichs erstreckt, wobei eine Schottky-Barriere zwischen dem Source-Leiter und dem Halbleiter-Source-Bereich eine negative Schottky-Barriere ist, die eine Konzentration freier Träger bewirkt, die in dem Halbleiter-Source-Bereich induziert werden soll.
- FinFET nach
Anspruch 15 , wobei eine Schottky-Barriere zwischen dem Drain-Leiter und dem Halbleiter-Drain-Bereich eine negative Schottky-Barriere ist, und eine Konzentration freier Ladungsträger in dem Halbleiter-Drain-Bereich induziert wird. - FinFET nach
Anspruch 15 , wobei die Finne eine Stärke, wie zwischen den zwei Hauptflächen gemessen, von 12 nm oder weniger aufweist. - Nanodrahttransistor, der Folgendes umfasst: ein Gate, das einen Halbleiternanodrahtkanal umfänglich umgibt und davon durch ein elektrisch isolierendes Gate-Oxid getrennt ist, wobei der Halbleiternanodrahtkanal keine absichtliche Dotierung aufweist; eine Source an einem ersten Ende des Nanodrahtkanals, und einen Drain an einem zweiten Ende des Nanodrahtkanals, wobei Source und Drain jeweils undotiertes Halbleitermaterial umfassen; und einen ersten Metallkontakt, der die Source umfänglich umgibt und einen elektrisch leitenden Pfad zu der Source bereitstellt, und einen zweiten Metallkontakt, der den Drain umfänglich umgibt und einen elektrisch leitenden Pfad zu dem Drain bereitstellt; wobei der erste Metallkontakt elektrostatisch freie Ladungsträger in der Source induziert, wobei der erste Metallkontakt von dem Gate durch eine isolierende Materialschicht oder eine Spalte getrennt ist, und der zweite Metallkontakt von dem Gate durch eine isolierende Metallschicht oder eine Spalte getrennt ist.
- Nanodrahttransistor nach
Anspruch 18 , wobei der zweite Metallkontakt elektrostatisch freie Ladungsträger in dem Drain induziert. - Nanodrahttransistor nach
Anspruch 18 , wobei die freien Ladungsträger Elektronen sind. - Nanodrahttransistor nach
Anspruch 18 , wobei die freien Ladungsträger Löcher sind. - Nanodrahttransistor nach
Anspruch 18 , wobei eine Schottky-Barriere zwischen dem ersten Metallkontakt und der Source eine negative Schottky-Barrierenhöhe aufweist. - Nanodrahttransistor nach
Anspruch 18 , wobei eine Schottky-Barriere zwischen dem ersten Metallkontakt und der Source zwischen -0,1 eV und -0,5 eV liegt. - Nanodrahttransistor nach
Anspruch 18 , wobei der erste Metallkontakt von der Source durch eine erste Grenzflächenschicht verlagert ist, und der zweite Metallkontakt wird von dem Drain durch eine zweite Grenzflächenschicht verlagert ist, wobei die erste und zweite Grenzflächenschicht jeweils ein Material umfassen, das in seinem Bulk-Zustand ein Isolator oder ein Halbleiter wäre. - Nanodrahttransistor nach
Anspruch 18 , wobei eine erste Grenzflächenschicht an einer Schnittfläche zwischen dem ersten Metallkontakt und der Source und eine zweite Grenzflächenschicht an einer Schnittfläche zwischen dem zweiten Metallkontakt und dem Drain jeweils eine Monoschicht aus Elementen aus der Gruppe V oder der Gruppe VI umfassen und die induzierten freien Ladungsträger Löcher sind. - Nanodrahttransistor nach
Anspruch 18 , wobei eine erste Grenzflächenschicht an einer Schnittfläche zwischen dem ersten Metallkontakt und der Source und eine zweite Grenzflächenschicht an einer Schnittfläche zwischen dem zweiten Metallkontakt und dem Drain jeweils eine Monoschicht aus Elementen aus der Gruppe III umfassen und die induzierten freien Ladungsträger Löcher sind. - Nanodrahttransistor nach
Anspruch 18 , wobei der Halbleiternanodrahtkanal, die Source und der Drain alle aus dem gleichen Halbleitermaterial bestehen. - Nanodrahttransistor nach
Anspruch 27 , wobei das Halbleitermaterial Silizium, Germanium, Siliziumkarbid, ein Verbindungshalbleiter, ein Fulleren oder eine Legierung ist, die zwei oder mehrere von Silizium, Germanium, Carbon und Zinn umfasst. - Nanodrahttransistor nach
Anspruch 18 , wobei der Halbleiternanodrahtkanal, die Source und der Drain nicht alle aus dem gleichen Halbleitermaterial bestehen. - Nanodrahtbauteil, das Folgendes umfasst: einen Nanodraht, der auf einem Substrat abgeschieden ist, wobei eine Länge des Nanodrahts Folgendes umfasst: einen undotierten Kanalbereich aus einem ersten Halbleitermaterial; einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist; einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist; einen Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter, der koaxial vollständig um den Kanalbereich läuft, umfasst; einen Source-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der den Halbleiter-Source-Bereich koaxial vollständig umläuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt; und einen Drain-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der den Halbleiter-Drain-Bereich koaxial vollständig umläuft und sich entlang mindestens eines Abschnitts des Drainbereichs erstreckt; wobei der Source-Stapel einen Source-Leiter aufweist, der den Halbleiter-Source-Bereich kontaktiert und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, wobei der Source-Leiter einen entartet dotierten n-Typ-Halbleiter umfasst und wobei ein Offset der Leitungsbandenergie zwischen dem entartet dotierten n-Typ-Halbleiter und dem Halbleiter-Source-Bereich derart besteht, dass ein Leitungsbandminimum in dem entartet dotierten n-Typ-Halbleiter an einer niedrigeren Energie ist als ein Leitungsbandminimum in dem Halbleiter-Source-Bereich.
- Nanodrahtbauteil nach
Anspruch 30 , wobei der Halbleiter-Source-Bereich Silizium umfasst, und der entartet dotierte n-Typ-Halbleiter entartet dotiertes n-Typ-Galliumphosphid umfasst. - Nanodrahtbauteil, das Folgendes umfasst: einen Nanodraht, der auf einem Substrat abgeschieden ist, wobei eine Länge des Nanodrahts Folgendes umfasst: einen undotierten Kanalbereich aus einem ersten Halbleitermaterial; einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist; einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist; einen Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter, der koaxial vollständig um den Kanalbereich läuft, umfasst; einen Source-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der den Halbleiter-Source-Bereich koaxial vollständig umläuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt. einen Drain-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der den Halbleiter-Drain-Bereich koaxial vollständig umläuft und sich entlang mindestens eines Abschnitts des Drainbereichs erstreckt; wobei der Source-Stapel einen Source-Leiter umfasst, der eine Grenzflächenschicht kontaktiert, die über dem Halbleiter-Source-Bereich angeordnet ist, wobei die Grenzflächenschicht mindestens eine epitaktische Doppelschicht atomische Monoschichten der Gruppe III und der Gruppe V aufweist.
- Nanodrahtbauteil nach
Anspruch 32 , wobei der Source-Leiter einen entartet dotierten n-Typ-Halbleiter umfasst, wobei die Monoschicht aus Atomen der Gruppe V an den Source-Bereich angrenzt und damit in Kontakt ist, wobei der Source-Bereich einen Halbleiter-Source-Bereich der Gruppe IV umfasst, und die Monoschicht aus Atomen der Gruppe III an den entartet dotierten n-Typ-Halbleiter angrenzt und damit in Kontakt ist. - Nanodrahtbauteil nach
Anspruch 33 , wobei der Halbleiter der Gruppe IV und der entartet dotierte n-Typ-Halbleiter unterschiedliche Halbleitermaterialien umfassen. - Nanodrahtbauteil nach
Anspruch 33 , wobei der Halbleiter der Gruppe IV und der entartet dotierte n-Typ-Halbleiter jeweils das gleiche Halbleitermaterial umfassen. - Nanodrahtbauteil nach
Anspruch 33 , wobei die Grenzflächenschicht eine Monoschicht aus Gallium-(Ga)-Atomen und eine Monoschicht aus Arsen-(As)-Atomen umfasst, und der Halbleiter der Gruppe IV und der entartet dotierte n-Typ-Halbleiter jeweils Germanium (Ge) umfassen. - Nanodrahtbauteil nach
Anspruch 32 , wobei der Source-Leiter einen entartet dotierten p-Typ-Halbleiter umfasst, wobei die Monoschicht aus Atomen der Gruppe V an den entartet dotierten p-Typ-Halbleiter angrenzt und damit in Kontakt ist, wobei der Source-Bereich einen Halbleiter-Source-Bereich der Gruppe IV umfasst, und die Monoschicht aus Atomen der Gruppe III an den Halbleiter der Gruppe IV angrenzt und damit den Kontakt ist. - Nanodrahtbauteil nach
Anspruch 37 , wobei der Halbleiter der Gruppe IV und der entartet dotierte p-Typ-Halbleiter unterschiedliche Halbleitermaterialien umfassen. - Nanodrahtbauteil nach
Anspruch 37 , wobei der Halbleiter der Gruppe IV und der entartet dotierte p-Typ-Halbleiter jeweils das gleiche Halbleitermaterial umfassen. - Nanodrahtbauteil nach
Anspruch 37 , wobei die Grenzflächenschicht eine Monoschicht aus Gallium-(Ga)-Atomen und eine Monoschicht aus Arsen-(As)-Atomen umfasst, und der Halbleiter der Gruppe IV und der entartet dotierte p-Typ-Halbleiter jeweils Germanium (Ge) umfassen. - Nanodrahtbauteil, das Folgendes umfasst: einen Nanodraht, der auf einem Substrat abgeschieden ist, wobei eine Länge des Nanodrahts Folgendes umfasst: einen undotierten Kanalbereich aus einem ersten Halbleitermaterial; einen undotierten Halbleiter-Source-Bereich, der elektrisch mit einem ersten Ende des Kanalbereichs gekoppelt ist; einen undotierten Halbleiter-Drain-Bereich, der elektrisch mit einem zweiten Ende des Kanalbereichs gekoppelt ist; einen Gate-Stapel, der einen Gate-Isolator und einen Gate-Leiter, der koaxial vollständig um den Kanalbereich läuft, umfasst; einen Source-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der den Halbleiter-Source-Bereich koaxial vollständig umläuft und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt. einen Drain-Stapel, der elektrisch von dem Gate-Leiter isoliert ist, der den Halbleiter-Drain-Bereich koaxial vollständig umläuft und sich entlang mindestens eines Abschnitts des Drainbereichs erstreckt; wobei der Source-Stapel einen Source-Leiter umfasst, der den Halbleiter-Source-Bereich kontaktiert und sich entlang mindestens eines Abschnitts des Halbleiter-Source-Bereichs erstreckt, wobei der Source-Leiter einen entartet dotierten p-Typ-Halbleiter umfasst und wobei ein Offset der Valenzbandenergie zwischen dem entartet dotierten p-Typ-Halbleiter und dem Halbleiter-Source-Bereich derart besteht, dass ein Valenzbandmaximum in dem entartet dotierten p-Typ-Halbleiter an einer niedrigeren Energie ist als ein Valenzbandmaximum in dem Halbleiter-Source-Bereich.
- Nanodrahtbauteil nach
Anspruch 41 , wobei der Halbleiter-Source-Bereich Germanium umfasst, und der entartet dotierte p-Typ-Halbleiter entartet dotiertes p-Typ-Silizium-Germanium umfasst.
Applications Claiming Priority (7)
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|---|---|---|---|
| US201662424176P | 2016-11-18 | 2016-11-18 | |
| US62/424,176 | 2016-11-18 | ||
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| US15/816,231 | 2017-11-17 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016130534A1 (en) * | 2015-02-09 | 2016-08-18 | Brookwood Companies Incorporated | Fire retardant nylon fibers and methods for making them |
| WO2018094205A1 (en) * | 2016-11-18 | 2018-05-24 | Acorn Technologies, Inc. | Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height |
| US10776552B2 (en) * | 2016-12-05 | 2020-09-15 | Synopsys, Inc. | Nano-wire resistance model |
| KR102574454B1 (ko) | 2016-12-16 | 2023-09-04 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US10685163B2 (en) | 2017-03-01 | 2020-06-16 | Synopsys, Inc. | Computationally efficient nano-scale conductor resistance model |
| US10658470B2 (en) * | 2017-11-14 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device with doped phosphorene and method for doping phosphorene |
| US10720502B2 (en) * | 2018-10-22 | 2020-07-21 | International Business Machines Corporation | Vertical transistors having a layer of charge carriers in the extension region for reduced extension region resistance |
| US11799035B2 (en) * | 2019-04-12 | 2023-10-24 | The Research Foundation For The State University Of New York | Gate all-around field effect transistors including quantum-based features |
| US12125895B2 (en) * | 2020-06-29 | 2024-10-22 | Intel Corporation | Transition metal dichalcogenide (TMD) layer stack for transistor applications and methods of fabrication |
| CN113169221B (zh) * | 2020-07-17 | 2023-06-27 | 北京大学深圳研究生院 | 无结纳米线场效应晶体管及其制造方法 |
| CN111883579B (zh) * | 2020-08-10 | 2024-06-11 | 北京大学深圳研究生院 | 一种无结型场效应晶体管及其制造方法 |
| CN116635985A (zh) * | 2020-12-21 | 2023-08-22 | 华为技术有限公司 | 场效应晶体管及其制造方法 |
| WO2023070636A1 (en) | 2021-10-31 | 2023-05-04 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors and methods for forming the same |
| WO2023070638A1 (en) | 2021-10-31 | 2023-05-04 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors and methods for forming the same |
| CN116391261A (zh) * | 2021-10-31 | 2023-07-04 | 长江存储科技有限责任公司 | 具有垂直晶体管的存储器器件及其形成方法 |
| WO2023070637A1 (en) | 2021-10-31 | 2023-05-04 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors and stacked storage units and methods for forming thereof |
| CN116391454A (zh) | 2021-10-31 | 2023-07-04 | 长江存储科技有限责任公司 | 具有交错布局中的垂直晶体管的存储器器件 |
| KR20230122720A (ko) * | 2022-02-15 | 2023-08-22 | 삼성전자주식회사 | 반도체 장치 및 그의 제조 방법 |
| CN118335797A (zh) * | 2024-04-03 | 2024-07-12 | 苏州华太电子技术股份有限公司 | 半导体结构和半导体器件 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891234B1 (en) | 2004-01-07 | 2005-05-10 | Acorn Technologies, Inc. | Transistor with workfunction-induced charge layer |
| US8212336B2 (en) | 2008-09-15 | 2012-07-03 | Acorn Technologies, Inc. | Field effect transistor source or drain with a multi-facet surface |
| US8586966B2 (en) | 2010-08-16 | 2013-11-19 | International Business Machines Corporation | Contacts for nanowire field effect transistors |
| US9123790B2 (en) | 2011-12-28 | 2015-09-01 | Intel Corporation | Contact techniques and configurations for reducing parasitic resistance in nanowire transistors |
| US9362376B2 (en) | 2011-11-23 | 2016-06-07 | Acorn Technologies, Inc. | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
Family Cites Families (307)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US1017062A (en) | 1909-04-01 | 1912-02-13 | William L Pfefferkorn | Pedestal extension-table. |
| GB122594A (en) | 1918-08-08 | 1919-01-30 | George Knight Letts | Improvements relating to Kettles, Saucepans, and the like. |
| US2981877A (en) | 1959-07-30 | 1961-04-25 | Fairchild Semiconductor | Semiconductor device-and-lead structure |
| US3513366A (en) | 1968-08-21 | 1970-05-19 | Motorola Inc | High voltage schottky barrier diode |
| US3623925A (en) | 1969-01-10 | 1971-11-30 | Fairchild Camera Instr Co | Schottky-barrier diode process and devices |
| US3590471A (en) | 1969-02-04 | 1971-07-06 | Bell Telephone Labor Inc | Fabrication of insulated gate field-effect transistors involving ion implantation |
| JPS5514531B1 (de) | 1969-06-18 | 1980-04-17 | ||
| US3708360A (en) | 1970-06-09 | 1973-01-02 | Texas Instruments Inc | Self-aligned gate field effect transistor with schottky barrier drain and source |
| US3719797A (en) | 1971-12-16 | 1973-03-06 | Bell Telephone Labor Inc | Solid state temperature sensor employing a pair of dissimilar schottky-barrier diodes |
| US3983264A (en) | 1972-07-20 | 1976-09-28 | Texas Instruments Incorporated | Metal-semiconductor ohmic contacts and methods of fabrication |
| US3877054A (en) | 1973-03-01 | 1975-04-08 | Bell Telephone Labor Inc | Semiconductor memory apparatus with a multilayer insulator contacting the semiconductor |
| US3983574A (en) | 1973-06-01 | 1976-09-28 | Raytheon Company | Semiconductor devices having surface state control |
| US4019113A (en) | 1974-11-20 | 1977-04-19 | James Keith Hartman | Energy conversion device |
| US4110488A (en) | 1976-04-09 | 1978-08-29 | Rca Corporation | Method for making schottky barrier diodes |
| US4056642A (en) | 1976-05-14 | 1977-11-01 | Data General Corporation | Method of fabricating metal-semiconductor interfaces |
| US4278830A (en) | 1977-09-29 | 1981-07-14 | Nasa | Schottky barrier solar cell |
| US4304042A (en) | 1978-11-13 | 1981-12-08 | Xerox Corporation | Self-aligned MESFETs having reduced series resistance |
| DE2926874A1 (de) | 1979-07-03 | 1981-01-22 | Siemens Ag | Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie |
| US4422090A (en) | 1979-07-25 | 1983-12-20 | Northern Telecom Limited | Thin film transistors |
| US4338616A (en) | 1980-02-19 | 1982-07-06 | Xerox Corporation | Self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain |
| US4300152A (en) | 1980-04-07 | 1981-11-10 | Bell Telephone Laboratories, Incorporated | Complementary field-effect transistor integrated circuit device |
| US4801984A (en) | 1980-06-12 | 1989-01-31 | International Business Machines Corporation | Semiconductor ohmic contact |
| JPS5932902B2 (ja) | 1980-06-12 | 1984-08-11 | インターナシヨナルビジネス マシーンズ コーポレーシヨン | 半導体オ−ミツク接点 |
| US4691219A (en) | 1980-07-08 | 1987-09-01 | International Business Machines Corporation | Self-aligned polysilicon base contact structure |
| JPS57113289A (en) | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPS584924A (ja) | 1981-07-01 | 1983-01-12 | Hitachi Ltd | 半導体装置の電極形成方法 |
| US4485550A (en) | 1982-07-23 | 1984-12-04 | At&T Bell Laboratories | Fabrication of schottky-barrier MOS FETs |
| US4485265A (en) | 1982-11-22 | 1984-11-27 | President And Fellows Of Harvard College | Photovoltaic cell |
| EP0111364B1 (de) | 1982-12-08 | 1989-03-08 | Koninklijke Philips Electronics N.V. | Halbleiteranordnung mit mindestens einem Schottky-Gleichrichter, der eine kontrollierbare Barrierenhöhe aufweist |
| KR910006249B1 (ko) | 1983-04-01 | 1991-08-17 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 장치 |
| US4696828A (en) | 1984-02-17 | 1987-09-29 | Stauffer Chemical Company | Passivation of InP by plasma deposited phosphorus |
| JPH0673375B2 (ja) | 1984-03-19 | 1994-09-14 | 富士通株式会社 | 半導体装置の製造方法 |
| US4845050A (en) | 1984-04-02 | 1989-07-04 | General Electric Company | Method of making mo/tiw or w/tiw ohmic contacts to silicon |
| JPS60239066A (ja) | 1984-05-11 | 1985-11-27 | Hitachi Ltd | 半導体装置 |
| US4583110A (en) | 1984-06-14 | 1986-04-15 | International Business Machines Corporation | Intermetallic semiconductor ohmic contact |
| US4752815A (en) | 1984-06-15 | 1988-06-21 | Gould Inc. | Method of fabricating a Schottky barrier field effect transistor |
| US4538342A (en) | 1984-06-15 | 1985-09-03 | At&T Bell Laboratories | Forming platinum contacts to in-based group III-V compound devices |
| US4800415A (en) | 1984-09-21 | 1989-01-24 | American Telephone And Telegraph Company, At&T Bell Laboratories | Bipolar inversion channel device |
| JPS61133646A (ja) | 1984-12-03 | 1986-06-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6261363A (ja) | 1985-09-11 | 1987-03-18 | Hitachi Ltd | 半導体装置 |
| US4723197A (en) | 1985-12-16 | 1988-02-02 | National Semiconductor Corporation | Bonding pad interconnection structure |
| JPH0624251B2 (ja) | 1986-01-08 | 1994-03-30 | 富士通株式会社 | 光半導体装置 |
| US4689869A (en) | 1986-04-07 | 1987-09-01 | International Business Machines Corporation | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
| US4794444A (en) | 1986-04-10 | 1988-12-27 | General Electric Company | Ohmic contact and method for making same |
| US4772934A (en) | 1986-06-06 | 1988-09-20 | American Telephone And Telegraph Company, At&T Bell Laboratories | Delta-doped ohmic metal to semiconductor contacts |
| US5021365A (en) | 1986-06-16 | 1991-06-04 | International Business Machines Corporation | Compound semiconductor interface control using cationic ingredient oxide to prevent fermi level pinning |
| US5098859A (en) | 1986-06-19 | 1992-03-24 | International Business Machines Corporation | Method for forming distributed barrier compound semiconductor contacts |
| JPS63503583A (ja) | 1986-06-24 | 1988-12-22 | アメリカン テレフォン アンド テレグラフ カムパニー | ３‐５半導体基板にデバイスを製作する方法及びそれによって形成されたデバイス |
| JPS63157466A (ja) | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | シヨツトキ−バリアダイオ−ド |
| JPH0728025B2 (ja) | 1987-01-16 | 1995-03-29 | 日本電信電話株式会社 | 半導体装置 |
| US4960732A (en) | 1987-02-19 | 1990-10-02 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| JPH065737B2 (ja) | 1987-03-12 | 1994-01-19 | 日本電気株式会社 | シヨツトキ−接合構造 |
| US4796082A (en) | 1987-03-16 | 1989-01-03 | International Business Machines Corporation | Thermally stable ohmic contact for gallium-arsenide |
| DE3881922T2 (de) | 1987-03-18 | 1993-10-07 | Fujitsu Ltd | Zusammengesetzte Halbleiteranordnung mit nicht-legierten ohmschen Kontakten. |
| GB2204066A (en) | 1987-04-06 | 1988-11-02 | Philips Electronic Associated | A method for manufacturing a semiconductor device having a layered structure |
| US4835580A (en) | 1987-04-30 | 1989-05-30 | Texas Instruments Incorporated | Schottky barrier diode and method |
| US4897368A (en) | 1987-05-21 | 1990-01-30 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a polycidegate employing nitrogen/oxygen implantation |
| US4811077A (en) | 1987-06-18 | 1989-03-07 | International Business Machines Corporation | Compound semiconductor surface termination |
| US5021840A (en) | 1987-08-18 | 1991-06-04 | Texas Instruments Incorporated | Schottky or PN diode with composite sidewall |
| US5093280A (en) | 1987-10-13 | 1992-03-03 | Northrop Corporation | Refractory metal ohmic contacts and method |
| US5027166A (en) | 1987-12-04 | 1991-06-25 | Sanken Electric Co., Ltd. | High voltage, high speed Schottky semiconductor device and method of fabrication |
| US4914500A (en) | 1987-12-04 | 1990-04-03 | At&T Bell Laboratories | Method for fabricating semiconductor devices which include sources and drains having metal-containing material regions, and the resulting devices |
| JPH01186672A (ja) | 1988-01-14 | 1989-07-26 | Nec Corp | ショットキー接合構造 |
| JP2678017B2 (ja) | 1988-06-13 | 1997-11-17 | シャープ株式会社 | アクティブマトリクス表示装置 |
| US5086321A (en) | 1988-06-15 | 1992-02-04 | International Business Machines Corporation | Unpinned oxide-compound semiconductor structures and method of forming same |
| US4987095A (en) | 1988-06-15 | 1991-01-22 | International Business Machines Corp. | Method of making unpinned oxide-compound semiconductor structures |
| US4999685A (en) | 1989-05-16 | 1991-03-12 | United States Of America As Represented By The Secretary Of The Air Force | Schotiky barrier height for metal contacts to III-V semiconductor compounds |
| JPH0329355A (ja) | 1989-06-26 | 1991-02-07 | Sanyo Electric Co Ltd | 半導体装置 |
| US5801444A (en) | 1989-09-29 | 1998-09-01 | International Business Machines Corporation | Multilevel electronic structures containing copper layer and copper-semiconductor layers |
| US5013685A (en) | 1989-11-02 | 1991-05-07 | At&T Bell Laboratories | Method of making a non-alloyed ohmic contact to III-V semiconductors-on-silicon |
| JPH03191518A (ja) | 1989-12-20 | 1991-08-21 | Nec Corp | 半導体装置およびその製造方法 |
| JP2513055B2 (ja) | 1990-02-14 | 1996-07-03 | 日本電装株式会社 | 半導体装置の製造方法 |
| JPH03274735A (ja) | 1990-03-26 | 1991-12-05 | Hitachi Ltd | ショットキー電極を有する半導体装置の製造方法 |
| US5019530A (en) | 1990-04-20 | 1991-05-28 | International Business Machines Corporation | Method of making metal-insulator-metal junction structures with adjustable barrier heights |
| US5045502A (en) | 1990-05-10 | 1991-09-03 | Bell Communications Research, Inc. | PdIn ohmic contact to GaAs |
| EP0458353B1 (de) | 1990-05-24 | 1996-09-18 | Sumitomo Electric Industries, Ltd. | Ohmische Kontaktelektroden für N-Typ halbleitendes kubisches Bor-Nitrat |
| EP0465961B1 (de) | 1990-07-09 | 1995-08-09 | Sony Corporation | Halbleiteranordnung auf einem dielektrischen isolierten Substrat |
| GB9015871D0 (en) | 1990-07-19 | 1990-09-05 | Secr Defence | Ohmic contact for p-type gaas |
| JP3061406B2 (ja) | 1990-09-28 | 2000-07-10 | 株式会社東芝 | 半導体装置 |
| JPH04199628A (ja) | 1990-11-29 | 1992-07-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5238872A (en) | 1990-12-11 | 1993-08-24 | Samsung Semiconductor, Inc. | Barrier metal contact architecture |
| JP2794678B2 (ja) | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JPH04284668A (ja) | 1991-03-14 | 1992-10-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2756886B2 (ja) | 1991-08-30 | 1998-05-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5216282A (en) | 1991-10-29 | 1993-06-01 | International Business Machines Corporation | Self-aligned contact studs for semiconductor structures |
| WO1993011558A1 (en) | 1991-11-26 | 1993-06-10 | Materials Research Corporation | Method of modifying contact resistance in semiconductor devices and articles produced thereby |
| US5231306A (en) | 1992-01-31 | 1993-07-27 | Micron Technology, Inc. | Titanium/aluminum/nitrogen material for semiconductor devices |
| US5216262A (en) | 1992-03-02 | 1993-06-01 | Raphael Tsu | Quantum well structures useful for semiconductor devices |
| JP3152739B2 (ja) | 1992-05-19 | 2001-04-03 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP3208599B2 (ja) | 1992-05-28 | 2001-09-17 | ソニー株式会社 | 接続孔埋め込み形成方法 |
| US5294834A (en) | 1992-06-01 | 1994-03-15 | Sverdrup Technology, Inc. | Low resistance contacts for shallow junction semiconductors |
| JPH0653165A (ja) | 1992-07-28 | 1994-02-25 | Sony Corp | メタルプラグの形成方法 |
| US5292677A (en) | 1992-09-18 | 1994-03-08 | Micron Technology, Inc. | Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts |
| KR950010873B1 (ko) | 1993-02-27 | 1995-09-25 | 삼성전자주식회사 | 반도체장치의 제조방법 |
| KR960008558B1 (en) | 1993-03-02 | 1996-06-28 | Samsung Electronics Co Ltd | Low resistance contact structure and manufacturing method of high integrated semiconductor device |
| US5306386A (en) | 1993-04-06 | 1994-04-26 | Hughes Aircraft Company | Arsenic passivation for epitaxial deposition of ternary chalcogenide semiconductor films onto silicon substrates |
| US5480829A (en) | 1993-06-25 | 1996-01-02 | Motorola, Inc. | Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts |
| JP3688727B2 (ja) | 1993-08-20 | 2005-08-31 | 財団法人国際科学振興財団 | 半導体装置の製造方法 |
| US5592736A (en) | 1993-09-03 | 1997-01-14 | Micron Technology, Inc. | Fabricating an interconnect for testing unpackaged semiconductor dice having raised bond pads |
| US5596218A (en) | 1993-10-18 | 1997-01-21 | Digital Equipment Corporation | Hot carrier-hard gate oxides by nitrogen implantation before gate oxidation |
| US5438210A (en) | 1993-10-22 | 1995-08-01 | Worley; Eugene R. | Optical isolation connections using integrated circuit techniques |
| US5358574A (en) | 1993-11-22 | 1994-10-25 | Midwest Research Institute | Dry texturing of solar cells |
| JPH07183493A (ja) | 1993-12-24 | 1995-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| KR100362751B1 (ko) | 1994-01-19 | 2003-02-11 | 소니 가부시끼 가이샤 | 반도체소자의콘택트홀및그형성방법 |
| JPH07235672A (ja) | 1994-02-21 | 1995-09-05 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JP3294041B2 (ja) | 1994-02-21 | 2002-06-17 | 株式会社東芝 | 半導体装置 |
| DE4405716C2 (de) | 1994-02-23 | 1996-10-31 | Telefunken Microelectron | Verfahren zur Herstellung von ohmschen Kontakten für Verbindungshalbleiter |
| US5962883A (en) | 1994-03-23 | 1999-10-05 | Lucent Technologies Inc. | Article comprising an oxide layer on a GaAs-based semiconductor body |
| US5624869A (en) | 1994-04-13 | 1997-04-29 | International Business Machines Corporation | Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen |
| US5624868A (en) | 1994-04-15 | 1997-04-29 | Micron Technology, Inc. | Techniques for improving adhesion of silicon dioxide to titanium |
| US6011271A (en) | 1994-04-28 | 2000-01-04 | Fujitsu Limited | Semiconductor device and method of fabricating the same |
| US5478765A (en) | 1994-05-04 | 1995-12-26 | Regents Of The University Of Texas System | Method of making an ultra thin dielectric for electronic devices |
| US5663584A (en) | 1994-05-31 | 1997-09-02 | Welch; James D. | Schottky barrier MOSFET systems and fabrication thereof |
| US5442200A (en) | 1994-06-03 | 1995-08-15 | Advanced Technology Materials, Inc. | Low resistance, stable ohmic contacts to silcon carbide, and method of making the same |
| JPH11307633A (ja) | 1997-11-17 | 1999-11-05 | Sony Corp | 低誘電率膜を有する半導体装置、およびその製造方法 |
| JPH0864800A (ja) | 1994-08-25 | 1996-03-08 | Hitachi Ltd | 炭化珪素半導体素子 |
| JP2630279B2 (ja) | 1994-10-12 | 1997-07-16 | 日本電気株式会社 | ショットキー型光検出器およびその駆動方法 |
| JP2938351B2 (ja) | 1994-10-18 | 1999-08-23 | 株式会社フロンテック | 電界効果トランジスタ |
| KR0148597B1 (ko) | 1994-11-23 | 1998-10-15 | 정선종 | 왜곡 성장층을 이용한 금속/반도체 접합 쇼트키 다이오드 광소자 |
| JP3198453B2 (ja) | 1994-12-15 | 2001-08-13 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US5689125A (en) | 1995-06-12 | 1997-11-18 | The United States Of America As Represented By The Secretary Of The Air Force | Cadmium sulfide interface layers for improving III-V semiconductor device performance and characteristics |
| US5534449A (en) | 1995-07-17 | 1996-07-09 | Micron Technology, Inc. | Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry |
| EP0757393A3 (de) | 1995-08-02 | 1999-11-03 | Matsushita Electric Industrial Co., Ltd. | Lichtemittierende Halbleitervorrichtung und Herstellungsverfahren |
| JPH0964336A (ja) | 1995-08-25 | 1997-03-07 | Advantest Corp | 原子層ドーピングによる半導体のオーム性電極構造及びその形成方法 |
| JP2995284B2 (ja) | 1995-08-25 | 1999-12-27 | 工業技術院長 | 電極作成方法 |
| KR970030333A (ko) | 1995-11-03 | 1997-06-26 | 김주용 | 반도체소자의 도전 배선 콘택 제조방법 |
| KR100197653B1 (ko) | 1995-12-15 | 1999-06-15 | 김영환 | 반도체 소자의 콘택 형성방법 |
| GB9525784D0 (en) | 1995-12-16 | 1996-02-14 | Philips Electronics Nv | Hot carrier transistors and their manufacture |
| FR2742924B1 (fr) | 1995-12-22 | 1998-03-20 | Jorge Luis Regolini | Procede de depot selectif d'un siliciure de metal refractaire sur du silicium et plaquette de silicium metallisee par ce procede |
| SG46751A1 (en) | 1996-01-11 | 1998-02-20 | Taiwan Semiconductor Mfg | A modified tungsten-plug contact process |
| SE9600199D0 (sv) | 1996-01-19 | 1996-01-19 | Abb Research Ltd | A semiconductor device with a low resistance ohmic contact between a metal layer and a SiC-layer |
| TW367528B (en) | 1996-02-02 | 1999-08-21 | Applied Materials Inc | Titanium aluminide wetting layer for aluminum contacts |
| JPH09289178A (ja) | 1996-02-22 | 1997-11-04 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US5929523A (en) | 1996-03-07 | 1999-07-27 | 3C Semiconductor Corporation | Os rectifying Schottky and ohmic junction and W/WC/TiC ohmic contacts on SiC |
| US6388272B1 (en) | 1996-03-07 | 2002-05-14 | Caldus Semiconductor, Inc. | W/WC/TAC ohmic and rectifying contacts on SiC |
| US5654234A (en) | 1996-04-29 | 1997-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a void-free tungsten-plug contact in the presence of a contact opening overhang |
| US5612567A (en) | 1996-05-13 | 1997-03-18 | North Carolina State University | Schottky barrier rectifiers and methods of forming same |
| FR2749977B1 (fr) | 1996-06-14 | 1998-10-09 | Commissariat Energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
| JPH1027847A (ja) | 1996-07-09 | 1998-01-27 | Mitsubishi Electric Corp | 集積化半導体素子 |
| JP3217015B2 (ja) | 1996-07-18 | 2001-10-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタの形成方法 |
| US5869364A (en) | 1996-07-22 | 1999-02-09 | The United States Of America As Represented By The Secretary Of The Air Force | Single layer integrated metal process for metal semiconductor field effect transistor (MESFET) |
| US5763923A (en) | 1996-08-13 | 1998-06-09 | Micron Technology, Inc. | Compound PVD target material for semiconductor metallization |
| TW333713B (en) | 1996-08-20 | 1998-06-11 | Toshiba Co Ltd | The semiconductor device and its producing method |
| US5888891A (en) | 1996-08-23 | 1999-03-30 | International Rectifier Corporation | Process for manufacturing a schottky diode with enhanced barrier height and high thermal stability |
| US5939763A (en) | 1996-09-05 | 1999-08-17 | Advanced Micro Devices, Inc. | Ultrathin oxynitride structure and process for VLSI applications |
| KR100495543B1 (ko) | 1996-09-17 | 2005-09-08 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치및그제조방법 |
| US6399970B2 (en) | 1996-09-17 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | FET having a Si/SiGeC heterojunction channel |
| US5789312A (en) | 1996-10-30 | 1998-08-04 | International Business Machines Corporation | Method of fabricating mid-gap metal gates compatible with ultra-thin dielectrics |
| US5897331A (en) | 1996-11-08 | 1999-04-27 | Midwest Research Institute | High efficiency low cost thin film silicon solar cell design and method for making |
| JPH10163468A (ja) | 1996-12-03 | 1998-06-19 | Kagaku Gijutsu Shinko Jigyodan | 膜状複合構造体 |
| US6320238B1 (en) | 1996-12-23 | 2001-11-20 | Agere Systems Guardian Corp. | Gate structure for integrated circuit fabrication |
| US5908313A (en) | 1996-12-31 | 1999-06-01 | Intel Corporation | Method of forming a transistor |
| JPH10209569A (ja) | 1997-01-16 | 1998-08-07 | Hewlett Packard Co <Hp> | ｐ型窒化物半導体装置とその製造方法 |
| JP3060976B2 (ja) | 1997-01-21 | 2000-07-10 | 日本電気株式会社 | Ｍｏｓｆｅｔおよびその製造方法 |
| US6015997A (en) | 1997-02-19 | 2000-01-18 | Micron Technology, Inc. | Semiconductor structure having a doped conductive layer |
| US6130503A (en) | 1997-03-04 | 2000-10-10 | Pioneer Electronic Corporation | Electron emission device and display using the same |
| JPH10335265A (ja) | 1997-05-27 | 1998-12-18 | Sony Corp | 半導体装置の製造方法 |
| JPH10335637A (ja) | 1997-05-30 | 1998-12-18 | Sony Corp | ヘテロ接合電界効果トランジスタ |
| US6222267B1 (en) | 1997-06-17 | 2001-04-24 | Yamaha Corporation | Semiconductor device and manufacturing thereof |
| JP3191728B2 (ja) | 1997-06-23 | 2001-07-23 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH1126713A (ja) | 1997-06-30 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| DE19729396A1 (de) | 1997-07-09 | 1999-01-14 | Siemens Ag | Elektrischer Kontakt für ein II-VI-Halbleiterbauelement und Verfahren zum Herstellen des elektrischen Kontaktes |
| US6013553A (en) | 1997-07-24 | 2000-01-11 | Texas Instruments Incorporated | Zirconium and/or hafnium oxynitride gate dielectric |
| JP3457511B2 (ja) | 1997-07-30 | 2003-10-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR19990025041A (ko) | 1997-09-10 | 1999-04-06 | 김영환 | 반도체장치의 캐패시터 제조방법 |
| JPH11150084A (ja) | 1997-09-12 | 1999-06-02 | Canon Inc | 半導体装置および基板上への非晶質窒化硅素チタンの形成方法 |
| US6462931B1 (en) | 1997-10-23 | 2002-10-08 | Texas Instruments Incorporated | High-dielectric constant capacitor and memory |
| JP4067159B2 (ja) | 1997-12-01 | 2008-03-26 | 新電元工業株式会社 | 半導体装置および半導体装置の製造方法 |
| US6207976B1 (en) | 1997-12-17 | 2001-03-27 | Fujitsu Limited | Semiconductor device with ohmic contacts on compound semiconductor and manufacture thereof |
| KR100290467B1 (ko) | 1997-12-31 | 2001-08-07 | 박종섭 | 반도체소자의확산방지막형성방법 |
| US6268233B1 (en) | 1998-01-26 | 2001-07-31 | Canon Kabushiki Kaisha | Photovoltaic device |
| JP3855019B2 (ja) | 1998-02-10 | 2006-12-06 | 独立行政法人 日本原子力研究開発機構 | 金属、酸化膜及び炭化珪素半導体からなる積層構造体 |
| US5985759A (en) | 1998-02-24 | 1999-11-16 | Applied Materials, Inc. | Oxygen enhancement of ion metal plasma (IMP) sputter deposited barrier layers |
| US6303942B1 (en) | 1998-03-17 | 2001-10-16 | Farmer, Ii Kenneth Rudolph | Multi-layer charge injection barrier and uses thereof |
| US6303969B1 (en) | 1998-05-01 | 2001-10-16 | Allen Tan | Schottky diode with dielectric trench |
| KR100261170B1 (ko) | 1998-05-06 | 2000-07-01 | 김영환 | 반도체소자 및 그 제조방법 |
| JP3436132B2 (ja) | 1998-05-13 | 2003-08-11 | セイコーエプソン株式会社 | 半導体装置 |
| JP3699823B2 (ja) | 1998-05-19 | 2005-09-28 | 株式会社東芝 | 半導体装置 |
| US6225168B1 (en) | 1998-06-04 | 2001-05-01 | Advanced Micro Devices, Inc. | Semiconductor device having metal gate electrode and titanium or tantalum nitride gate dielectric barrier layer and process of fabrication thereof |
| US6657300B2 (en) | 1998-06-05 | 2003-12-02 | Lumileds Lighting U.S., Llc | Formation of ohmic contacts in III-nitride light emitting devices |
| JP3175696B2 (ja) | 1998-06-10 | 2001-06-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6017790A (en) | 1998-07-06 | 2000-01-25 | United Microelectronics Corp. | Method of manufacturing embedded dynamic random access memory |
| US6071783A (en) | 1998-08-13 | 2000-06-06 | Taiwan Semiconductor Manufacturing Company | Pseudo silicon on insulator MOSFET device |
| US6972436B2 (en) | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| EP1114465B1 (de) | 1998-09-02 | 2007-03-21 | SiCED Electronics Development GmbH & Co KG | Halbleitervorrichtung mit ohmscher kontaktierung und verfahren zur ohmschen kontaktierung einer halbleitervorrichtung |
| US6555455B1 (en) | 1998-09-03 | 2003-04-29 | Micron Technology, Inc. | Methods of passivating an oxide surface subjected to a conductive material anneal |
| JP3361062B2 (ja) | 1998-09-17 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| JP2000101064A (ja) | 1998-09-25 | 2000-04-07 | Sanyo Electric Co Ltd | 電極、ＳｉＣの電極及びＳｉＣデバイス |
| JP3606095B2 (ja) | 1998-10-06 | 2005-01-05 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR100434534B1 (ko) | 1998-10-13 | 2004-07-16 | 삼성전자주식회사 | 쇼트키 터널 장벽을 이용한 단일 전자 트랜지스터 및 그 제조방법 |
| JP3528665B2 (ja) | 1998-10-20 | 2004-05-17 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR20000027908A (ko) | 1998-10-29 | 2000-05-15 | 로버트 에이치. 씨. 챠오 | 임베디드 디램의 제조 방법 |
| JP3381690B2 (ja) | 1998-12-02 | 2003-03-04 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| JP4228250B2 (ja) | 1998-12-02 | 2009-02-25 | 富士通株式会社 | 化合物半導体装置 |
| JP4540142B2 (ja) | 1999-01-19 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000216241A (ja) | 1999-01-20 | 2000-08-04 | Applied Materials Inc | 半導体装置の製造方法 |
| US6737716B1 (en) | 1999-01-29 | 2004-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP3223903B2 (ja) | 1999-02-17 | 2001-10-29 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| US6291282B1 (en) | 1999-02-26 | 2001-09-18 | Texas Instruments Incorporated | Method of forming dual metal gate structures or CMOS devices |
| US6396191B1 (en) | 1999-03-11 | 2002-05-28 | Eneco, Inc. | Thermal diode for energy conversion |
| US6459095B1 (en) | 1999-03-29 | 2002-10-01 | Hewlett-Packard Company | Chemically synthesized and assembled electronics devices |
| JP3934822B2 (ja) | 1999-04-13 | 2007-06-20 | 新日本無線株式会社 | ショットキーダイオードおよびその製造方法 |
| US6724088B1 (en) | 1999-04-20 | 2004-04-20 | International Business Machines Corporation | Quantum conductive barrier for contact to shallow diffusion region |
| US6117781A (en) | 1999-04-22 | 2000-09-12 | Advanced Micro Devices, Inc. | Optimized trench/via profile for damascene processing |
| US6198113B1 (en) | 1999-04-22 | 2001-03-06 | Acorn Technologies, Inc. | Electrostatically operated tunneling transistor |
| US6287946B1 (en) | 1999-05-05 | 2001-09-11 | Hrl Laboratories, Llc | Fabrication of low resistance, non-alloyed, ohmic contacts to InP using non-stoichiometric InP layers |
| FR2793602B1 (fr) | 1999-05-12 | 2001-08-03 | Univ Claude Bernard Lyon | Procede et dispositif pour extraire des electrons dans le vide et cathodes d'emission pour un tel dispositif |
| US6293137B1 (en) | 2000-05-04 | 2001-09-25 | National Science Council | Hydrogen sensor |
| JP2000349285A (ja) | 1999-06-04 | 2000-12-15 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| US6274905B1 (en) | 1999-06-30 | 2001-08-14 | Fairchild Semiconductor Corporation | Trench structure substantially filled with high-conductivity material |
| US6344673B1 (en) | 1999-07-01 | 2002-02-05 | International Business Machines Corporation | Multilayered quantum conducting barrier structures |
| US6261932B1 (en) | 1999-07-29 | 2001-07-17 | Fairchild Semiconductor Corp. | Method of fabricating Schottky diode and related structure |
| US6339232B1 (en) | 1999-09-20 | 2002-01-15 | Kabushika Kaisha Toshiba | Semiconductor device |
| US20030132452A1 (en) | 1999-09-20 | 2003-07-17 | Masatada Boriuchi | Semiconductor device and method of producing the same |
| JP3329380B2 (ja) | 1999-09-21 | 2002-09-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6284557B1 (en) | 1999-10-12 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | Optical sensor by using tunneling diode |
| EP1232005A4 (de) | 1999-10-20 | 2004-08-25 | Neokismet Llc | Katalysereaktor mit fester oberfläche |
| US6373076B1 (en) | 1999-12-07 | 2002-04-16 | Philips Electronics North America Corporation | Passivated silicon carbide devices with low leakage current and method of fabricating |
| US20030235936A1 (en) | 1999-12-16 | 2003-12-25 | Snyder John P. | Schottky barrier CMOS device and method |
| US6303479B1 (en) | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
| US6228732B1 (en) | 1999-12-22 | 2001-05-08 | Sony Corporation | Tunnel nitride for improved polysilicon emitter |
| US6150286A (en) | 2000-01-03 | 2000-11-21 | Advanced Micro Devices, Inc. | Method of making an ultra thin silicon nitride film |
| US6509254B1 (en) | 2000-01-20 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | Method of forming electrode structure and method of fabricating semiconductor device |
| FR2805395B1 (fr) | 2000-02-23 | 2002-05-10 | Centre Nat Rech Scient | Transistor mos pour circuits a haute densite d'integration |
| DE10010821A1 (de) | 2000-02-29 | 2001-09-13 | Infineon Technologies Ag | Verfahren zur Erhöhung der Kapazität in einem Speichergraben und Grabenkondensator mit erhöhter Kapazität |
| TW497120B (en) | 2000-03-06 | 2002-08-01 | Toshiba Corp | Transistor, semiconductor device and manufacturing method of semiconductor device |
| US6451690B1 (en) | 2000-03-13 | 2002-09-17 | Matsushita Electronics Corporation | Method of forming electrode structure and method of fabricating semiconductor device |
| JP4751498B2 (ja) | 2000-03-30 | 2011-08-17 | 富士通株式会社 | 半導体三端子装置 |
| US6509586B2 (en) | 2000-03-31 | 2003-01-21 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit |
| JP2001298186A (ja) | 2000-04-14 | 2001-10-26 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US6326294B1 (en) | 2000-04-27 | 2001-12-04 | Kwangju Institute Of Science And Technology | Method of fabricating an ohmic metal electrode for use in nitride compound semiconductor devices |
| US6686616B1 (en) | 2000-05-10 | 2004-02-03 | Cree, Inc. | Silicon carbide metal-semiconductor field effect transistors |
| US6380021B1 (en) | 2000-06-20 | 2002-04-30 | Taiwan Semiconductor Manufacturing Company | Ultra-shallow junction formation by novel process sequence for PMOSFET |
| US6444516B1 (en) | 2000-07-07 | 2002-09-03 | International Business Machines Corporation | Semi-insulating diffusion barrier for low-resistivity gate conductors |
| JP3833903B2 (ja) | 2000-07-11 | 2006-10-18 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3563032B2 (ja) | 2000-12-18 | 2004-09-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3305301B2 (ja) | 2000-08-02 | 2002-07-22 | 松下電器産業株式会社 | 電極構造体の形成方法及び半導体装置の製造方法 |
| US6521502B1 (en) | 2000-08-07 | 2003-02-18 | Advanced Micro Devices, Inc. | Solid phase epitaxy activation process for source/drain junction extensions and halo regions |
| US7082838B2 (en) | 2000-08-31 | 2006-08-01 | Tdk Corporation | Extraordinary piezoconductance in inhomogeneous semiconductors |
| JP4179492B2 (ja) | 2000-09-01 | 2008-11-12 | 日産自動車株式会社 | オーミック電極構造体、その製造方法、及びオーミック電極を用いた半導体装置 |
| US6563151B1 (en) | 2000-09-05 | 2003-05-13 | Samsung Electronics Co., Ltd. | Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same |
| JP4671314B2 (ja) | 2000-09-18 | 2011-04-13 | 独立行政法人産業技術総合研究所 | オーミック電極構造体の製造方法、接合型ｆｅｔ又は接合型ｓｉｔのオーミック電極構造体の製造方法、及び半導体装置の製造方法 |
| FR2814856B1 (fr) | 2000-10-03 | 2003-07-11 | St Microelectronics Sa | Procede de realisation d'un contact sur un varbure de silicium |
| US6599644B1 (en) | 2000-10-06 | 2003-07-29 | Foundation For Research & Technology-Hellas | Method of making an ohmic contact to p-type silicon carbide, comprising titanium carbide and nickel silicide |
| US7132309B2 (en) | 2003-04-22 | 2006-11-07 | Chien-Min Sung | Semiconductor-on-diamond devices and methods of forming |
| JP4058231B2 (ja) | 2000-11-13 | 2008-03-05 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2002043109A2 (de) | 2000-11-21 | 2002-05-30 | Infineon Technologies Ag | Verfahren zum herstellen eines planaren feldeffekttransistors und planarer feldeffekttransistor |
| US6646302B2 (en) | 2000-11-21 | 2003-11-11 | Cornell Research Foundation, Inc. | Embedded metal nanocrystals |
| JP2002217425A (ja) | 2001-01-16 | 2002-08-02 | Sanken Electric Co Ltd | 半導体装置用電極、半導体装置及びその製造方法 |
| JP3992439B2 (ja) | 2001-01-16 | 2007-10-17 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6844604B2 (en) | 2001-02-02 | 2005-01-18 | Samsung Electronics Co., Ltd. | Dielectric layer for semiconductor device and method of manufacturing the same |
| US7945592B2 (en) | 2001-03-20 | 2011-05-17 | Verizon Business Global Llc | XML based transaction detail records |
| JP2002359437A (ja) | 2001-03-29 | 2002-12-13 | Toshiba Electronic Engineering Corp | 光半導体素子および光半導体素子の製造方法 |
| JP3696119B2 (ja) | 2001-04-26 | 2005-09-14 | 株式会社日立製作所 | 半導体装置、及び半導体装置の製造方法 |
| US6423604B1 (en) | 2001-05-01 | 2002-07-23 | Advanced Micro Devices, Inc. | Determination of thermal resistance for field effect transistor formed in SOI technology |
| US6563185B2 (en) | 2001-05-21 | 2003-05-13 | The Regents Of The University Of Colorado | High speed electron tunneling device and applications |
| KR100403313B1 (ko) | 2001-05-22 | 2003-10-30 | 주식회사 하이닉스반도체 | 바이폴라 접합 트랜지스터를 이용한 마그네틱 램 및 그형성방법 |
| US6580141B2 (en) | 2001-06-01 | 2003-06-17 | General Semiconductor, Inc. | Trench schottky rectifier |
| US7291884B2 (en) | 2001-07-03 | 2007-11-06 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide |
| JP2003092271A (ja) | 2001-07-13 | 2003-03-28 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US6947392B2 (en) | 2001-07-16 | 2005-09-20 | International Business Machines Corporation | Methods and arrangements for building a subsource address multicast distribution tree using traced routes |
| US20030015707A1 (en) | 2001-07-17 | 2003-01-23 | Motorola, Inc. | Integrated radio frequency , optical, photonic, analog and digital functions in a semiconductor structure and method for fabricating semiconductor structure utilizing the formation of a compliant substrate for materials used to form the same |
| GB0118000D0 (en) | 2001-07-24 | 2001-09-19 | Koninkl Philips Electronics Nv | Manufacture of semiconductor devices with schottky barriers |
| US20030020069A1 (en) | 2001-07-25 | 2003-01-30 | Motorola, Inc. | Structure and method for optimizing transmission media through dielectric layering and doping in semiconductor structures and devices utilizing the formation of a compliant substrate |
| US6605832B2 (en) | 2001-07-31 | 2003-08-12 | Xerox Corporation | Semiconductor structures having reduced contact resistance |
| DE10138981B4 (de) | 2001-08-08 | 2005-09-08 | Infineon Technologies Ag | Verfahren zur Bildung von Siliziumoxid durch elektrochemische Oxidation eines Halbleiter-Substrats mit Vertiefungen |
| CN100359638C (zh) | 2001-10-22 | 2008-01-02 | 耶鲁大学 | 超掺杂半导体材料的方法以及超掺杂的半导体材料和器件 |
| US20030098489A1 (en) | 2001-11-29 | 2003-05-29 | International Business Machines Corporation | High temperature processing compatible metal gate electrode for pFETS and methods for fabrication |
| JP2003179049A (ja) | 2001-12-11 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 絶縁膜形成方法、半導体装置及びその製造方法 |
| US6511905B1 (en) | 2002-01-04 | 2003-01-28 | Promos Technologies Inc. | Semiconductor device with Si-Ge layer-containing low resistance, tunable contact |
| JP2003332582A (ja) | 2002-05-13 | 2003-11-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6690072B2 (en) | 2002-05-24 | 2004-02-10 | International Business Machines Corporation | Method and structure for ultra-low contact resistance CMOS formed by vertically self-aligned COSI2 on raised source drain Si/SiGe device |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| JP4643884B2 (ja) | 2002-06-27 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US7382021B2 (en) * | 2002-08-12 | 2008-06-03 | Acorn Technologies, Inc. | Insulated gate field-effect transistor having III-VI source/drain layer(s) |
| US7176483B2 (en) | 2002-08-12 | 2007-02-13 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| JP4238041B2 (ja) | 2003-02-06 | 2009-03-11 | アドバンスト ダイシング テクノロジース リミテッド | ダイシング装置、ダイシング方法及び半導体装置の製造方法 |
| US7030430B2 (en) | 2003-08-15 | 2006-04-18 | Intel Corporation | Transition metal alloys for use as a gate electrode and devices incorporating these alloys |
| US20050104152A1 (en) | 2003-09-19 | 2005-05-19 | Snyder John P. | Schottky barrier integrated circuit |
| US7358196B2 (en) | 2005-02-07 | 2008-04-15 | Applied Materials, Inc. | Wet chemical treatment to form a thin oxide for high k gate dielectrics |
| US20070141798A1 (en) | 2005-12-20 | 2007-06-21 | Intel Corporation | Silicide layers in contacts for high-k/metal gate transistors |
| WO2007101120A1 (en) | 2006-02-23 | 2007-09-07 | Acorn Technologies, Inc. | Method for making semiconductor insulated-gate field-effect transistor having multilayer deposited metal source (s) and/or drain (s) |
| US7382654B2 (en) * | 2006-03-31 | 2008-06-03 | Macronix International Co., Ltd. | Trapping storage flash memory cell structure with inversion source and drain regions |
| US20080128760A1 (en) * | 2006-12-04 | 2008-06-05 | Electronics And Telecommunications Research Institute | Schottky barrier nanowire field effect transistor and method for fabricating the same |
| JP2008311355A (ja) | 2007-06-13 | 2008-12-25 | Rohm Co Ltd | 窒化物半導体素子 |
| US7851325B1 (en) | 2008-09-12 | 2010-12-14 | Acorn Technologies, Inc. | Strained semiconductor using elastic edge relaxation, a buried stressor layer and a sacrificial stressor layer |
| US8110877B2 (en) | 2008-12-19 | 2012-02-07 | Intel Corporation | Metal-insulator-semiconductor tunneling contacts having an insulative layer disposed between source/drain contacts and source/drain regions |
| US20110147840A1 (en) | 2009-12-23 | 2011-06-23 | Cea Stephen M | Wrap-around contacts for finfet and tri-gate devices |
| JP5427148B2 (ja) | 2010-09-15 | 2014-02-26 | パナソニック株式会社 | 半導体装置 |
| US9214538B2 (en) * | 2011-05-16 | 2015-12-15 | Eta Semiconductor Inc. | High performance multigate transistor |
| CN102227001B (zh) | 2011-06-23 | 2013-03-06 | 北京大学 | 一种锗基nmos器件及其制备方法 |
| CN103648646A (zh) | 2011-07-08 | 2014-03-19 | 日产自动车株式会社 | 亲水性部件及其制造方法 |
| US8647960B2 (en) | 2011-11-14 | 2014-02-11 | Intermolecular, Inc. | Anneal to minimize leakage current in DRAM capacitor |
| CN106887453B (zh) * | 2011-12-19 | 2020-08-21 | 英特尔公司 | Ⅲ族-n纳米线晶体管 |
| KR20170018484A (ko) * | 2011-12-19 | 2017-02-17 | 인텔 코포레이션 | 금속성 소스 및 드레인 영역들을 갖는 반도체 장치 |
| US8586457B1 (en) | 2012-05-17 | 2013-11-19 | Intermolecular, Inc. | Method of fabricating high efficiency CIGS solar cells |
| US10535735B2 (en) | 2012-06-29 | 2020-01-14 | Intel Corporation | Contact resistance reduced P-MOS transistors employing Ge-rich contact layer |
| US9287138B2 (en) | 2012-09-27 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET low resistivity contact formation method |
| US9224610B2 (en) | 2013-06-28 | 2015-12-29 | GlobalFoundries, Inc. | Integrated circuits having improved high-K dielectric layers and methods for fabrication of same |
| US9594614B2 (en) | 2013-08-30 | 2017-03-14 | Nimble Storage, Inc. | Methods for transitioning control between two controllers of a storage system |
| KR102083494B1 (ko) * | 2013-10-02 | 2020-03-02 | 삼성전자 주식회사 | 나노와이어 트랜지스터를 포함하는 반도체 소자 |
| US9953979B2 (en) | 2014-11-24 | 2018-04-24 | Qualcomm Incorporated | Contact wrap around structure |
| KR101774824B1 (ko) * | 2015-11-09 | 2017-09-05 | 가천대학교 산학협력단 | 실리콘 나노와이어에 게르마늄 채널을 갖는 트랜지스터 및 그 제조방법 |
| US9978836B1 (en) * | 2016-11-07 | 2018-05-22 | Globalfoundries Inc. | Nanostructure field-effect transistors with enhanced mobility source/drain regions |
| WO2018094205A1 (en) * | 2016-11-18 | 2018-05-24 | Acorn Technologies, Inc. | Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height |
-
2017
- 2017-11-17 WO PCT/US2017/062296 patent/WO2018094205A1/en active Application Filing
- 2017-11-17 DE DE112017005855.4T patent/DE112017005855T5/de active Pending
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-
2018
- 2018-11-28 US US16/202,507 patent/US10505047B2/en active Active
-
2019
- 2019-11-22 US US16/693,143 patent/US10833199B2/en active Active
-
2020
- 2020-11-06 US US17/091,959 patent/US11462643B2/en active Active
-
2022
- 2022-09-09 US US17/931,052 patent/US12034078B2/en active Active
-
2024
- 2024-06-21 US US18/750,751 patent/US20240347641A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891234B1 (en) | 2004-01-07 | 2005-05-10 | Acorn Technologies, Inc. | Transistor with workfunction-induced charge layer |
| US8212336B2 (en) | 2008-09-15 | 2012-07-03 | Acorn Technologies, Inc. | Field effect transistor source or drain with a multi-facet surface |
| US8586966B2 (en) | 2010-08-16 | 2013-11-19 | International Business Machines Corporation | Contacts for nanowire field effect transistors |
| US9362376B2 (en) | 2011-11-23 | 2016-06-07 | Acorn Technologies, Inc. | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US9123790B2 (en) | 2011-12-28 | 2015-09-01 | Intel Corporation | Contact techniques and configurations for reducing parasitic resistance in nanowire transistors |
Non-Patent Citations (4)
| Title |
|---|
| Andre Heinzig et al., „Reconfigurable Silicon Nanowire Transistors", Nano Letters, Bd. 12, Seiten 119-124 (2012) |
| Fischer, S. et al., „Dopant-Free Complementary Metal Oxide Silicon Field Effect Transistors", Phys. Status Solid A 213, Nr. 6, S. 1494-1499 (2016) |
| McKinley et al. in 1992, mit dem Titel „Control of Ge Homojunction Band Offsets Via Ultrathin Ga-As Dipole Layers", Applied Surface Science Bd. 56 -58, S. 762-765 (1992) |
| McKinley et al. mit dem Titel „Control of Ge Homojunction Band Offsets Via Ultrathin Ga-As Dipole Layers", J. Vac. Sci. Technol. A 9 (3), May/Juni 1991 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10833199B2 (en) | 2020-11-10 |
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