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KR102135306B1 - 최대화된 컴플라이언스 및 자유 표면 완화를 갖는 Ge 및 III-V족 채널 반도체 소자들 - Google Patents

최대화된 컴플라이언스 및 자유 표면 완화를 갖는 Ge 및 III-V족 채널 반도체 소자들 Download PDF

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KR102135306B1
KR102135306B1 KR1020167004101A KR20167004101A KR102135306B1 KR 102135306 B1 KR102135306 B1 KR 102135306B1 KR 1020167004101 A KR1020167004101 A KR 1020167004101A KR 20167004101 A KR20167004101 A KR 20167004101A KR 102135306 B1 KR102135306 B1 KR 102135306B1
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semiconductor fin
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라비 필라리세티
산삽탁 다스굽타
니티 고엘
반 에이치. 르
마르코 라도사블예비치
길버트 듀이
닐로이 무커지
매튜 브이. 메츠
윌리 라흐마디
잭 티. 카발리에로스
벤자민 추-쿵
해롤드 더블유. 케널
스티븐 엠. 시
로버트 에스. 차우
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인텔 코포레이션
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Abstract

최대화된 컴플라이언스와 자유 표면 완화를 갖는 Ge 및 III-V족 채널 반도체 소자들과 그와 같은 Ge 및 III-V족 채널 반도체 소자들을 제조하는 방법들이 기술된다. 예를 들어, 반도체 소자는 반도체 기판 위에 배치되는 반도체 핀을 포함한다. 반도체 핀은 반도체 핀의 길이를 따라 돌출 외곽 세그먼트들의 쌍과 이격되는 중앙의 돌출 또는 리세싱된 세그먼트를 갖는다. 클래딩 층 영역이 반도체 핀의 중앙의 돌출 또는 리세싱된 세그먼트 상에 배치된다. 게이트 스택이 클래딩 층 영역 상에 배치된다. 소스/드레인 영역들이 반도체 핀의 돌출 외곽 세그먼트들의 쌍에 배치된다.

Description

최대화된 컴플라이언스 및 자유 표면 완화를 갖는 Ge 및 III-V족 채널 반도체 소자들{GE AND III-V CHANNEL SEMICONDUCTOR DEVICES HAVING MAXIMIZED COMPLIANCE AND FREE SURFACE RELAXATION}
본 발명의 실시예들은 반도체 소자들 및 공정 분야에 관한 것인데, 특히 최대화된 컴플라이언스(compliance) 및 자유 표면 완화(free surface relaxation)를 갖는 Ge 및 III-V족 채널 반도체 소자들 및 그와 같은 Ge 및 III-V족 채널 반도체 소자들을 제조하는 방법에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 크기 축소는 지속적으로 성장하는 반도체 산업계의 원동력이 되어 왔다. 점점 더 작은 피처들로의 크기 축소는 반도체 칩들의 제한된 면적상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소시키면 증가된 수의 메모리 또는 로직 반도체 소자들을 칩상에 수용하는 것이 허용되어, 증가된 용량을 가진 제품 제조에 알맞게 된다. 그러나, 점점 많은 용량을 향한 추구는 문제점이 없는 것이 아니다. 각각의 반도체 소자의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 소자들의 제조에 있어서, 소자 치수가 계속해서 축소됨에 따라 핀펫(fin field effect transistor)(fin-FET)들과 같은 다중 게이트 트랜지스터가 더 보편적이 되고 있다. 통상적 공정들에서, 핀펫들은 일반적으로 벌크 실리콘 기판들 또는 SOI(silicon-on-insulator) 기판들상에서 제조된다. 몇몇 예들에서, 벌크 실리콘 기판들은 이들의 낮은 비용과 기존의 고 수율 벌크 실리콘 기판 인프라와의 호환성 때문에 선호된다.
그러나, 다중 게이트 트랜지스터의 규모 축소에는 대가가 있었다. 마이크로 전자회로의 이들 기본 빌딩 블록들의 치수들이 감소됨에 따라 그리고 주어진 영역 내에 제조되는 기본 빌딩 블록들의 수가 증가하는 것만으로도, 이들 빌딩 블록들을 제조하는 데에 이용되는 반도체 공정들에 대한 제약들이 상황을 압도하게 되었다.
도 1a는 최신 Ge/III-V-on Si 비평면 소자의 각진 3차원 단면도를 도해한다.
도 1b는 그 상의 게이트 라인과 소스/드레인 콘택트들을 갖는, 도 1a의 Ge/III-V-on Si 비평면 소자의 평면도를 도해한다.
도 1c는 본 발명의 실시예에 따라서, 다양한 소자 아키텍처들에 대한 상대적 클래딩 층 파라미터들을 보여주는 플롯이다.
도 2a-2c는 본 발명의 실시예에 따라서, 유지된 2 x 게이트 피치 조절을 가진 짧은 핀 소자를 제조하는 방법에서의 다양한 공정들의 단면도들을 도해하는데, 여기서:
도 2a는 2 x 게이트 피치의 전체 길이를 갖지만, 외곽 세그먼트들로부터 격리되는 중앙 세그먼트를 갖는 반도체 핀을 묘사하는 평면도와 단면도를 도해하고;
도 2b는 도 2a의 구조상에서의 클래딩 층의 성장을 묘사하는 단면도를 도해하고; 및
도 2c는 도 2b의 구조상에서의 게이트 라인과 소스/드레인 콘택트들의 형성을 묘사하는 단면도를 도해한다.
도 3a-3d는 본 발명의 실시예에 따라서, 축을 이룬 채널 성장과 유지된 2 x 게이트 피치 조절에 의해 핀 소자를 제조하는 방법에서의 다양한 공정들의 단면도들을 도해하며, 여기서:
도 3a는 2 x 게이트 피치의 전체 길이를 갖지만, 외곽 세그먼트들로부터 격리되는 중앙 세그먼트를 갖는 반도체 핀을 묘사하는 평면도와 단면도를 도해하고;
도 3b는 도 3a의 핀의 중앙 세그먼트의 리세싱을 묘사하는 단면도를 도해하고;
도 3c는 도 3b의 구조상에서의 클래딩 층의 성장을 묘사하는 단면도를 도해하고; 및
도 3d는 도 3c의 구조상에서의 게이트 라인과 소스/드레인 콘택트들의 형성을 묘사하는 단면도를 도해한다.
도 4는 본 발명의 실시예에 따라서, 클래딩 층 조성의 함수로서의 시뮬레이팅된 에피택셜 층 응력(GPa 단위)의 플롯이다.
도 5a는 본 발명의 실시예에 따라서, 최대화된 컴플라이언스와 자유 표면 완화를 갖는 Ge 또는 III-V족 채널 반도체 소자의 단면도를 도해한다.
도 5b는 본 발명의 실시예에 따라서, 도 5a의 반도체 소자의 a-a' 축을 따라 취한 평면도를 도해한다.
도 6은 본 발명의 한 구현에 따른 컴퓨팅 디바이스를 도해한다.
최대화된 컴플라이언스와 자유 표면 완화를 갖는 Ge 및 III-V족 채널 반도체 소자들과 그와 같은 Ge 및 III-V족 채널 반도체 소자들을 제조하는 방법들이 기술된다. 하기 설명에서, 본 발명의 실시예들에 대한 철저한 이해를 도모하기 위해, 특정의 집적 및 물질 체제와 같은 수많은 특정 상세 사항들이 제시된다. 본 발명의 실시예들은 이러한 특정 상세들 없이도 실시될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지된 특징들은 본 발명의 실시예들을 불필요하게 가리지 않기 위해 상세히 설명되지 않는다. 더구나, 도면들에 도시된 다양한 실시예들은 예시적 표현들이며, 반드시 축척에 맞추어 그려진 것은 아니다.
실리콘(Si)상에 높은 이동도 채널 물질들을 집적하기 위한 한가지 잠재적 방법은 Si 나노크기 템플릿들상의 얇은 클래딩 층들에 의하는 것이다. 본 명세서에서 기술되는 하나 이상의 실시예들은 게르마늄(Ge) 및 III-V족 트랜지스터들에서의 컴플라이언스와 자유 표면 완화를 최대화하기 위한 기술에 관한 것이다. 하나 이상의 실시예들은, 클래딩 층들, 컴플라이언트 에피택시(compliant epitaxy), 게르마늄 채널 영역들, III-V족 물질 채널 영역들, MOS(metal oxide semiconductor) 및 CMOS(complementary metal oxide semiconductor) 소자들을 포함하는 트랜지스터 제조, 및 화합물 반도체(III족 내지 V족) 소자들 중 하나 이상에 관한 것일 수 있다.
보다 상세하게는, 본 명세서에서 기술되는 하나 이상의 실시예들은 컴플라이언트 III-V족 및 Ge 채널 트랜지스터 소자들의 에피택셜 성장 품질을 향상시키기 위한 접근법들을 제공한다. 맥락을 제공하기 위해, 최신 트라이게이트 트랜지스터들을 위해, 핀 길이는 대략 2 x 게이트 피치에 설정된다. 그러므로, 이용된다면, 클래딩 층들은 이 길이의 핀들상에서 성장되어야만 한다. 대조적으로, 본 명세서에서 기술되는 하나 이상의 실시예들은 2 x 게이트 피치에 설정되는 전형적 핀 길이로부터 활성 채널 핀 길이를 디커플링(decouple)한다. 그와 같은 디커플링은 더 짧은 핀 부분들 또는 세그먼트들상에서의 향상된 컴플라이언트 성장을 가능하게 할 수 있다. 또한, 그러한 일 실시예에서, 활성 채널 핀이, 고성능 소자들의 채널 영역에서의 가장 이상적인 III-V족 물질 또는 Ge 에피택셜 성장을 위한 더 향상된 컴플라이언스/자유 표면 완화를 제공하기 위해 리세싱될 수 있다.
컴플라이언트 기판, 또는 컴플라이언스 효과를 제공하기 위한 클래딩 층을 갖는 비평면 반도체 보디는 얇은 핀 실리콘 핀 또는 기판상에 Ge 또는 III-V족 막을 성장시키는 것을 전형적으로 수반한다. 그러한 배열은 막이 피착되는 것뿐만 아니라 얇은 Si 핀(컴플라이언트)이 막들에서의 격자 부정합과 변형의 일부도 수용하도록 하여, 결함 축소를 가능하게 한다. 기준점(reference point)으로서, 그 상에 형성된 클래딩 층을 갖는 실리콘 핀은 컴플라이언트 기판을 제공할 수 있다. Ge 또는 III-V족으로 된 클래딩 층은 높은 이동도 채널 층을 제공하기 위해 핀의 일부분상에 형성된다. 클래딩 층은 실리콘 핀보다 더 큰 격자 상수를 가지고, 그에 따라 양쪽 층들은 변형된다. 클래딩 층에의 핀의 컴플라이언스는 좁은 핀 Wsi가 이용될 때 달성될 수 있어서, 유익한 자유 표면 효과라는 결과를 낳는다. 특히, 얇은 실리콘 핀 및 클래딩 층은 이것들의 자유 표면들에서의 에피택셜 성장을 수용하기 위해 궁극적으로 "컴플라이하거나(comply)" 신장(stretch)된다.
앞서 논의한 바와 같이, 최신 비 평면 소자들은 게이트 라인 피치의 두 배에 설정되는 핀 길이를 갖는다. 그러한 핀, 예를 들어 실리콘 핀상에 형성되는 클래딩 층은 핀의 전체 길이에 걸쳐 형성된다. 결과적 컴플라이언스 효과는 그러한 규모에 대해 최적이 아닐 수 있고 증가된 결함 개수가 초래될 수 있다. 종래 접근법의 예로서, 도 1a와 도 1b는, 제각기, Ge/III-V-on Si 비평면 소자의 각진 3차원 단면도 및 평면도를 도해한다. 도 1a를 참조하면, 소자(100)는 폭(d)과 길이(L)를 갖는 실리콘 핀(102)을 포함한다. 실리콘 핀(102)은 핀이 격리 영역(104)을 통하여 연장하고 또한 기부 실리콘 기판(도시 생략)과 결합된다는 점에서 벌크 실리콘 핀으로서 보여진다. Ge 또는 III-V족 물질 클래딩 층(106)은 핀(102)의 노출 부분 또는 돌출 부분의 표면상에 배치된다. 도 1a에 도시된 바와 같이, 클래딩 층은 두께(t)를 가지고 있고, 핀(102)의 전체 길이(L)를 따라 연장한다. 도 1b를 참조하면, 소자(100)는 핀 위로부터, 핀 위에 걸쳐서 형성되는, 즉 클래딩 층(106) 위에 걸쳐서 형성되는 게이트 라인(108) 및 소스/드레인 콘택트들(110)을 가진 것으로 도시된다. 도 1b에 도시된 바와 같이, 핀(102)은 게이트 피치의 두 배와 동일한 길이를 갖는다. 이와 같이, 소자(100)의 클래딩 층(106)은 게이트 라인 피치의 두 배의 길이만큼 뻗어간다.
도 1c는 본 발명의 실시예에 따라서, 다양한 소자 아키텍처들을 위한 상대적 클래딩 층 파라미터들을 보여주는 플롯(150)이다. 플롯(150)을 참조하면, 정합된 최소 템플릿 치수들이, 격리 층(158) 위의 두께(d)를 가진 활성 영역(156)상의 클래딩 층(154)을 갖는 얇은 실리콘 소자(152)에 대해, 두께(d)를 가진 활성 영역(166)상의 클래딩 층(164)을 갖고 또한 격리 층(168)의 위로 돌출하는 종래의 트라이게이트 핀 소자(162)에 대해, 높이(d)를 갖는 활성 영역(176)을 둘러싸는 클래딩 층(174)을 갖는 나노리본 소자(172)에 대해, 직경(d)를 갖는 활성 영역(186)을 둘러싸는 클래딩 층(184)을 갖는 코어 셸 나노와이어 소자(182)에 대해, 및 폭(d)을 가진 활성 영역(196)상의 클래딩 층(194)을 갖는 축을 이룬 나노와이어(192)에 대해 결정된다. 상대적 기판 컴플라이언스, 자유 표면 완화 및 임계 두께(tc)가 소자들(152, 162, 172, 182 및 192)에 대해 플롯(150)에 도시된다. 다시 도 1c를 참조하면, 전통적 트라이게이트 소자에 대한 한가지 잠재적 결점은, 핀 길이가, (i) 전체 핀 길이(이것은 2 x 게이트 피치)가 클래딩되어야 하고; (ii) 활성 클래딩된 핀 채널이 이 제약 때문에 더 짧게 만들어질 수 없고(이는 그렇지 않았더라면 컴플라이언스를 위한 향상이었을 것임), 및 (iii) 활성 채널에서의 축을 이룬 클래딩 구조가 활용될 수 없는(이는 그렇지 않았더라면 컴플라이언스를 위한 최적 구조를 제공하였을 것임) 것을 요구하는 게이트 피치와 결부된다는 점이다.
도 1c에서 벤치마킹되는 도 1a와 도 1b의 클래딩된 트라이게이트 구조와는 대조적으로, 일반적으로 본 명세서에서 기술되는 하나 이상의 실시예들은 향상된 성장/컴플라이언스를 위한 더 짧은 핀 Si 베이스 세그먼트들을 제조하는 접근법을 제공한다. 제1 예에서, 도 2a - 도 2c는 본 발명의 실시예에 따라서, 유지된 2 x 게이트 피치 조절을 가진 짧은 핀 소자를 제조하는 방법에서의 다양한 공정들의 단면도들을 도해한다.
도 2a를 참조하면, 평면도와 단면도가 2 x 게이트 피치의 전체 길이를 갖지만, 외곽 세그먼트들(206)로부터 격리되는 중앙 세그먼트(204)를 갖는 반도체 핀(202)을 묘사한다. 핀(202)은, 핀(202)의 중앙 세그먼트(204)와 외곽 세그먼트들(206) 사이에 추가로 배치되는 격리 영역(208) 위로 돌출한다. 이에 따라, 핀(202)은 3개의 세그먼트로 절단되는 통상적 핀을 실효적으로 나타낸다. 일 실시예에서, 보여진 것처럼, 핀(202)은 벌크 실리콘 핀 실리콘이고 격리 영역은 실리콘 이산화물로 그 성분이 구성된다. 실시예에서, 전통적 벌크 트라이게이트 제조 접근법들과 일치하도록, 핀(202)은 기부 벌크 기판 내에 먼저 형성된다. 격리 물질이 이후 핀 위에 걸쳐 형성되고 핀의 돌출부들을 노출시키기 위해 후속적으로 리세싱된다. 그러나, 본 발명의 실시예에 따라서, 핀 형성은 격리 피착과 리세싱 전에 (예를 들어, 패터닝 및 에칭 공정에 의한) 보여진 대로의 세그먼트들의 절단을 추가로 포함한다. 결과적 핀(202)은 보여진 대로 소스에서 드레인 영역까지를 따른 단일 핀이고, 단순히 복수의 핀은 아니라는 것을 알아야 한다.
도 2b를 참조하면, 단면도는 도 2a의 구조상에서의 클래딩 층(210)의 성장을 묘사한다. 특히, 클래딩 층(210)은 핀(202)의 중앙 세그먼트(204)와 외곽 세그먼트들(206)상에서 에피택셜하게 성장된다. 그러나, 핀의 전체 길이를 따라 단일 클래딩 층 영역을 성장시키는 것 대신에, 제1 클래딩 층 영역(210A)이 핀(202)의 중앙 세그먼트(204)상에서 성장된다. 제2 클래딩 층 영역들(210B)이 핀(202)의 외곽 세그먼트들(206)상에서 성장된다. 클래딩 층 영역들(210A 및 210B)은 인터페이스들(211)에서 융합된다. 그러나, 클래딩 층 영역(210A)은 별개의 영역으로서 형성된다. 이것은, 영역(210A)의 성장이 핀(202)의 중앙 세그먼트(204)에 한정되기 때문에, 최고 품질의 클래딩 층 성장 및 최선의 기판 컴플라이언스를 가능하게 한다. 그 효과는 핀의 전체 길이에 상대적으로 성장된 클래딩 층(210A)의 길이를 단축시키는 것이다. 길이를 감소시킴으로써, 컴플라이언스는, 이것이 가장 필요한 곳인 핀(202)의 채널 영역에서 향상된다. 영역들(210B)이 핀(202)의 더 긴 부분들을 따라 매우 잘 뻗어가고 그에 따라서 영역(210A)보다 더 적은 컴플라이언스 효과 및/또는 더 낮은 품질을 가질 수 있다는 것을 알아야 한다.
도 2c를 참조하면, 단면도가 도 2b의 구조상에서의 게이트 라인(212)과 소스/드레인 콘택트들(214)의 형성을 묘사한다. 특히, 게이트 라인(212)은 클래딩 층 영역(210A) 위에/위에 걸쳐 형성된다. 소스/드레인 콘택트들(214)은 클래딩 층 영역들(210B) 위에/위에 걸쳐 형성된다. 결과적 소자는, 이후, 게이트 라인(212) 밑에 높은 컴플라이언스 클래딩 층 영역(210A)을 제공한다. 반도체 소자의 전체 핀(202)은 클래딩 층 영역들(210A 및 210B)과 함께 영역들(206 및 204)을 포함한다. 도 2c의 구조가, 소자를 CMOS 집적 회로와 같은 집적 회로에 통합시키기 위해 후속적으로 백 엔드 금속화(back end metallization)와 같은 추가적 공정의 대상이 될 수 있다는 것을 알아야 한다.
제2 예에서, 도 3a - 도 3d는 본 발명의 실시예에 따라서, 축을 이룬 채널 성장과 유지된 2 x 게이트 피치 조절을 가진 핀 소자를 제조하는 방법에서의 다양한 공정들의 단면도들을 도해한다.
도 3a를 참조하면, 평면도와 단면도가 2 x 게이트 피치의 전체 길이를 갖지만, 외곽 세그먼트들(306)로부터 격리되는 중앙 세그먼트(304)를 갖는 반도체 핀(302)을 묘사한다. 핀(302)은, 핀(302)의 중앙 세그먼트(304)와 외곽 세그먼트들(306) 사이에 추가로 배치되는 격리 영역(308)의 위로 돌출한다. 이에 따라, 핀(302)은 3개의 세그먼트로 절단되는 통상적 핀을 실효적으로 나타낸다. 일 실시예에서, 보여진 것처럼, 핀(302)은 벌크 실리콘 핀 실리콘이고 격리 영역은 실리콘 이산화물로 그 성분이 구성된다. 실시예에서, 전통적 벌크 트라이게이트 제조 접근법들과 일치하도록, 핀(302)은 기부 벌크 기판 내에 먼저 형성된다. 격리 물질이 이후 핀 위에 걸쳐 형성되고, 핀의 돌출부들을 노출시키기 위해 후속적으로 리세싱된다. 그러나, 본 발명의 실시예에 따라서, 핀 형성은 격리 피착과 리세싱 전에 (예를 들어, 패터닝 및 에칭 공정에 의한) 보여진 대로의 세그먼트들의 절단을 추가로 포함한다.
도 3b를 참조하면, 단면도는 핀(302)의 중앙 세그먼트(304)의 리세싱을 묘사한다. 특히, 중앙 세그먼트(304)는 수정된 핀(302A)의 리세싱된 중앙 세그먼트(304A)를 제공하기 위해 리세싱된다. 결과적 핀(302A)은 보여진 대로 소스에서 드레인 영역까지를 따른 단일 핀이고, 단순히 복수의 핀은 아니라는 것을 알아야 한다. 리세싱은 패터닝 및 에칭 공정에 의해 실행될 수 있다. 일 실시예에서, 도 3b에 묘사된 것처럼, 리세싱된 중앙 세그먼트(304A)를 대략 격리 영역(308)의 레벨로 제공하기 위해 리세싱이 수행된다.
도 3c를 참조하면, 단면도가 도 3b의 구조상에서의 클래딩 층(310)의 성장을 묘사한다. 특히, 클래딩 층(310)은 핀(302)의 리세싱된 중앙 세그먼트(304A)와 외곽 세그먼트들(306)상에서 에피택셜하게 성장된다. 그러나, 핀의 전체 길이를 따라 단일 클래딩 층 영역을 성장시키는 것 대신에, 제1 클래딩 층 영역(310A)이 핀(302A)의 리세싱된 중앙 세그먼트(304A)상에서 성장된다. 제2 클래딩 층 영역들(310B)이 핀(302A)의 외곽 세그먼트들(306)상에서 성장된다. 클래딩 층 영역들(310A 및 310B)은 인터페이스들(311)에서 융합된다. 그러나, 클래딩 층 영역(310A)은 별개의 영역으로서 형성된다. 이것은, 영역(310A)의 성장이 핀(302A)의 리세싱된 중앙 세그먼트(304A)에 한정되기 때문에, 최고 품질의 클래딩 층 성장 및 최선의 기판 컴플라이언스를 가능하게 한다. 그 효과는 핀의 전체 길이에 상대적으로 성장된 클래딩 층(310A)의 길이를 단축시키는 것이다. 길이를 감소시킴으로써, 컴플라이언스는, 이것이 가장 필요한 곳인 핀(302A)의 채널 영역에서 향상된다. 영역들(310B)이 핀(302A)의 더 긴 부분들을 따라 매우 잘 뻗어가고 그에 따라서 영역(310A)보다 더 적은 컴플라이언스 효과 및/또는 더 낮은 품질을 가질 수 있다는 것을 알아야 한다.
도 3d를 참조하면, 단면도가 도 3c의 구조상에서의 게이트 라인(312)과 소스/드레인 콘택트들(314)의 형성을 묘사한다. 특히, 게이트 라인(312)은 클래딩 층 영역(310A) 위에/위에 걸쳐 형성된다. 소스/드레인 콘택트들(314)은 클래딩 층 영역들(310B) 위에/위에 걸쳐 형성된다. 결과적 소자는, 이후, 게이트 라인(312) 밑에 높은 컴플라이언스 클래딩 층 영역(310A)을 제공한다. 반도체 소자의 전체 핀(302A)은 클래딩 층 영역들(310A 및 310B)과 함께 영역들(306 및 304A)을 포함한다. 도 3d의 구조가, 소자를 CMOS 집적 회로와 같은 집적 회로에 통합시키기 위해 후속적으로 백 엔드 금속화와 같은 추가적 공정의 대상이 될 수 있다는 것을 알아야 한다.
실시예에서, 클래딩 층(310)은 기부 Si보다 더 낮은 밴드 갭, 그렇지만 더 큰 격자 상수를 갖는다. 클래딩 층(310)은 파동 함수의 상당 부분을 전파하기에 적합한, 예를 들어 파동 함수의 상당 부분이 Si 핀에 진입하는 것을 억제하기에 적합한 두께를 가질 수 있다. 그러나, 클래딩 층(310)은 컴플라이언스를 위해 충분히 얇을 수 있다. 일 실시예에서, 클래딩 층(310)은 대략 10-50Å 범위의 두께를 갖는다. 클래딩 층(310)은 CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy) 또는 다른 유사한 공정들과 같은 것이지만 이것들에만 제한되지는 않는 기술들에 의해 형성될 수 있다.
제1 실시예에 있어서, 클래딩 층(310)은 순수하거나 실질적으로 순수한 게르마늄 클래딩 층과 같은 게르마늄(Ge) 클래딩 층이다. 본 명세서 전반에 걸쳐 사용되는 바와 같이, 용어 순수한 또는 실질적으로 순수한 게르마늄은 전부는 아니더라도 아주 상당한 양의 게르마늄으로 그 성분이 구성되는 게르마늄 재료를 기술하기 위해 사용될 수 있다. 하지만, 실제적으로 100% 순수한 Ge을 형성하는 것은 어려울 수 있고, 따라서 소량 백분율의 Si을 포함할 수 있다는 것을 이해할 것이다. Si는 Ge의 피착 동안 불가피한 불순물 또는 성분으로서 포함될 수 있거나, 또는 후 피착 공정 동안의 확산 시에 Ge를 "오염"시킬 수 있다. 이와 같이, Ge 클래딩 층에 관하여 본 명세서에 기술되는 실시예들은 상대적으로 소량의, 예를 들어 "불순물" 레벨의 Si와 같은 비 Ge 원자들 또는 종들을 함유하는 Ge 재료들을 포함할 수 있다. 또한, 대안 실시예들에서, SiGe가 이용되는데, 예를 들어 0 < x <100이고 0 < y < 100이고, 실리콘에 대해 상대적으로 높은 % Ge 함량을 가진 SixGey 층이 이용된다.
제2 실시예에 있어서, 클래딩 층(310)은 III-V족 물질 클래딩 층이다. 즉, 일 실시예에서, 클래딩 층(310)은 III족(예를 들어, 붕소(boron), 알루미늄(aluminum), 갈륨(gallium) 또는 인듐(indium)) 및 V족(예를 들어, 질소(nitrogen), 인(phosphorous), 비소(arsenic) 또는 안티몬(antimony)) 원소들로 그 성분이 구성된다. 일 실시예에서, 클래딩 층(310)은 2원(예를 들어, GaAs)으로 그 성분이 구성되지만, 또한 3원 또는 4원 기반 III-V족 물질들, 기타 등등일 수 있다
앞서 언급한 대로, 일 실시예에서, 도 2a 및 도 3a의 예시는 핀 에칭 및 STI(shallow trench isolation) 연마와 이것에 이어진 격리 산화물 피착 후의 공정 흐름 기술로 시작한다. 어느 한 시점에서 핀들(202 또는 302)의 제조로부터 남아 있을 수 있는 아티팩트들이 또한 제거되었다는 것을 알아야 한다. 예를 들어, 일 실시예에서, 실리콘 질화물 하드마스크 층과 같은 하드마스크 층과 실리콘 이산화물 층과 같은 패드 산화물 층이 핀들(202 또는 302)의 상부면으로부터 제거되었다. 일 실시예에서, 대응하는 벌크 기판 및 따라서 핀들(202 또는 302)은 이 국면에서 도핑되지 않거나 가볍게 도핑된다. 예를 들어, 특정 실시예에서, 벌크 기판 및 따라서 핀들(202 또는 302)은 붕소 도펀트 불순물 원자의 대략 1E17 atoms/㎤ 미만의 농도를 갖는다. 그러나, 기타 실시예들에서, 웰 및/또는 역행 주입(well and/or retrograde implant)들이 핀들(202 또는 302) 및 기부 기판에게 제공되었거나 제공될 것이다. 그러한 일례에서, 노출된 핀들(202 또는 302)의 그와 같은 도핑은 대응하는 벌크 기판 부분 내에서의 도핑으로 이끌 수 있으며, 여기서 인접 핀들은 벌크 기판에서의 공통 도핑된 영역을 공유한다.
실시예에서, 다시 도 2a 및 도 3a를 참조하면, 유전체 층(208 또는 308)이 STI 제조 공정에서 이용되는 것과 같은 실리콘 이산화물로 그 성분이 구성된다. 유전체 층(208 또는 308)은 CVD 또는 기타 피착 공정(예를 들어, ALD, PECVD, PVD, HDP 보조 CVD, 저온 CVD)에 의해 피착될 수 있고, CMP(chemical mechanical polishing) 기술에 의해 평탄화될 수 있다. 평탄화는 앞서 언급한 바와 같이 하드마스크 층 및/또는 패드 산화물 층과 같은, 핀 패터닝으로부터의 임의의 아티팩트들을 또한 제거할 수 있다. 실시예에서, 격리 영역들(208 또는 308)을 제공하기 위한 유전체 층의 리세싱은 초기 Si 채널 높이(HSI)를 정의한다. 리세싱은 플라즈마, 증기 또는 습식 에칭 공정에 의해 실행될 수 있다. 일 실시예에서, 실리콘 핀들(202 또는 302)에 선택적인 건식 에칭 공정이 이용되는데, 건식 에칭 공정은 전형적으로 30-100 mTorr 범위의 압력과 50-1000 Watt의 플라즈마 바이어스를 가진, NF3, CHF3, C4F8, HBr 및 O2 와 같은 것들이지만 이것들에만 국한되지는 않는 가스들로부터 발생되는 플라즈마에 기초한다. 도 2a - 도 2c와 연관하여 기술된 공정의 경우에, 초기 Si 채널 높이(HSI)가 유지된다. 그러나, 도 3a - 도 3d와 연관하여 기술된 공정의 경우에, 초기 Si 채널 높이(HSI)가 중앙 핀 부분의 리세싱 시에 감소된다. 컴플라이언트 기판 가공을 위한 클래딩 층 성장이 HSI 및 상부 클래딩 층 두께에 기초한 전체 핀 높이를 증가시킨다는 것을 알아야 한다.
실시예에서, 게이트 라인(212 또는 312) 패터닝은 후속적으로 SiN 하드마스크와 폴리실리콘의 에칭에 의해 폴리실리콘 게이트(영구적 또는 교체 게이트 공정(replacement gate process)을 위한 플레이스홀더(placeholder))를 정의하기 위한 폴리 리소그래피를 수반한다. 일 실시예에서, 한 마스크가 하드마스크상에 형성되는데, 이 마스크는 토포그래피 마스킹 부분과 반사 방지 코팅(anti-reflective coating)(ARC) 층으로 그 성분이 구성된다. 특정의 이와 같은 실시예에서, 토포그래픽 마스킹 부분은 CHM(carbon hardmask)층이고 반사 방지 코팅층은 실리콘 ARC 층이다. 토포그래픽 마스킹 부분과 ARC 층은 통상적 리소그래피 및 에칭 공정 기술들로 패터닝될 수 있다. 일 실시예에서, 마스크는 본 기술 분야에 알려진 대로 최상위 포토레지스트 층을 또한 포함하고, 통상적 리소그래피 및 현상 공정들에 의해 패터닝될 수 있다. 특정 실시예에서, 광원에 노출되는 포토레지스트 층의 부분들은 포토레지스트 층의 현상 시에 제거된다. 따라서, 패터닝된 포토레지스트 층은 양성 포토레지스트 물질로 그 성분이 구성된다. 특정 실시예에서, 포토레지스트 층은 248nm 레지스트, 193nm 레지스트, 157nm 레지스트, EUV(extreme ultra violet) 레지스트, e-빔 임프린트 층(e-beam imprint layer), 또는 디아조나프토퀴논 증감제(diazonaphthoquinone sensitizer)를 가진 페놀계 수지 매트릭스(phenolic resin matrix)와 같은 것이지만, 이것들에만 국한되지는 않는 양성 포토레지스트 물질로 그 성분이 구성된다. 또 다른 특정 실시예에서, 광원에 노출되는 포토레지스트 층의 부분들은 포토레지스트 층의 현상 시에 보존된다. 따라서, 포토레지스트 층은 음성 포토레지스트 물질로 그 성분이 구성된다. 특정 실시예에서, 포토레지스트 층은 폴리-시스-이소프렌(poly-cis-isoprene) 또는 폴리-비닐-신나메이트(poly-vinyl-cinnamate)로 구성되는 것과 같은 음성 포토레지스트 물질로 그 성분이 구성되지만, 이것들에만 국한되지는 않는다.
도 2c와 도 3d 모두에 도시된 구조들과 관련하여, 도 4는 본 발명의 실시예에 따라, 클래딩 층 조성의 함수로서의 (GPa 단위의) 시뮬레이팅된 에피택셜 층 응력의 플롯 400이다. 플롯 400을 참조할 때, 실리콘 핀상의 InxGa1-xAs 클래딩 층의 응력이 x에 대해 증가하는 값의 함수로서 그려진다. 데이터 라인(402)은 무한한 길이의 4nm 폭 Si 핀상에서의 2nm 두께의 클래딩 층에 대한 응력을 나타낸다. 데이터 라인(404)은 84 nm 길이의 4nm 폭 Si 핀상에서의 2nm 두께의 클래딩 층에 대한 응력을 나타낸다. 상대적 응력은 자유 표면 완화 덕분에 더 짧은 핀들에서 낮아진다.
일반적으로, 다시 도 2a - 도 2c 및 도 3a - 도 3d를 참조하면, 실시예에서, 기술된 접근법은 N형(예를 들어, NMOS) 또는 P형(예를 들어, PMOS), 또는 둘 모두의 소자 제조에 이용될 수 있다. 상기 예시적 공정 방식으로부터 귀결되는 구조들, 예를 들어 도 2c 및 도 3d로부터의 구조들은 PMOS와 NMOS 소자 제조와 같은 소자 제조를 완성하기 위한 후속 공정 작업들에 대해 동일하거나 비슷한 식으로 사용될 수 있다는 것을 이해해야 한다. 완성된 소자의 예로서, 도 5a와 도 5b는 본 발명의 실시예에 따라서, 제각기, 최대화된 컴플라이언스와 자유 표면 완화를 갖는 Ge 또는 III-V족 채널 반도체 소자들의 단면도 및 평면도(단면도의 a-a' 축을 따라 취해짐)를 도해한다.
도 5a를 참조하면, 반도체 구조 또는 소자(500)는 기판(502)으로부터 및 격리 영역(506) 내에 형성되는 비평면 활성 영역(예를 들어, 돌출 핀 부분(504)과 하위 핀 영역(505)을 포함하는 핀 구조)을 포함한다. 보여진 경우에서, 세 개의 별개의 핀이 단일 소자에 포함된다. 채널 영역 클래딩 층(597)이 각각의 핀들의 돌출 영역(504)을 둘러싸기 위해 형성된다. 도시되지는 않았지만, (이 페이지에 직교하는 방향으로 고려되는 대로의) 각각의 핀의 클래딩 층(597)이 전체 핀의 길이에 걸쳐 뻗어가지 않는다는 것을 알아야 한다. 그 대신에, 이것은 향상된 컴플라이언스 효과를 제공하기 위해 도 2a - 도 2c 및 도 3a - 도 3d와 관련하여 기술된 방식으로 단축화된다.
다시 도 5a를 참조하면, 게이트 라인(508)이 비평면 활성 영역의 돌출부들(504) 위에 걸쳐서뿐만 아니라 격리 영역(506)의 일부분 위에 걸쳐서도 배치된다. 도시된 바와 같이, 게이트 라인(508)은 게이트 전극(550) 및 게이트 유전체 층(552)을 포함한다. 일 실시예에서, 게이트 라인(508)은 또한 유전체 캡 층(554)을 포함할 수 있다. 게이트 콘택트(514) 및 그 위에 깔려 있는 게이트 콘택트 비아(516)도, 위에 깔려 있는 금속 상호접속부(560)와 함께 이러한 전망에서 보이며, 이들 모두는 층간 유전체 스택들 또는 층들(570)에 배치된다. 도 5a의 전망에서 또한 보이는 바와 같이, 게이트 콘택트(514)는 일 실시예에서 격리 영역(506) 위에 걸쳐 배치되지만, 비평면 활성 영역들 위에 걸쳐서는 배치되지 않는다.
도 5b를 참조하면, 게이트 라인(508)은 돌출 핀 부분들(504) 위에 걸쳐 배치된 것으로 보인다. 돌출 핀 부분들(504)의 소스 및 드레인 영역들(504A 및 504B)이 이 전망에서 보일 수 있다. 일 실시예에서, 소스 및 드레인 영역들(504A 및 504B)은 돌출 핀 부분들(504/597)의 최초 물질의 도핑된 부분들이다. 또 다른 실시예에서, 돌출 핀 부분들(504/597)의 물질은 제거되고 예를 들어 에피택셜 피착에 의해 또 다른 반도체 물질에 의해 교체된다. 그러한 경우에, 소스 및 드레인 영역들에 제한되는 클래딩 층의 부분들이 또한 제거된다. 어느 경우든, 소스 및 드레인 영역들(504A 및 504B)은 유전체 층(506)의 정상 아래로, 즉 하위 핀 영역(505) 내로 연장할 수 있다. 대안적으로, 소스 및 드레인 영역들(504A 및 504B)은 유전체 층(506)의 정상 아래로 연장하지 않고, 유전체 층(506)의 정상 위에 또는 이것과 동일 평면에 있다.
실시예에서, 반도체 구조 또는 소자(500)는 핀펫과 같은 비평면 소자인데, 이것에만 제한되지는 않는다. 그러나, 트라이게이트 또는 비슷한 소자가 또한 제조될 수 있다. 그러한 실시예에서, 대응하는 반도체로 작용하는 채널 영역은 3차원 보디로 구성되거나 이것 내에 형성된다. 그러한 일 실시예에서, 게이트 라인들(508)의 게이트 전극 스택들은, 도 5a에 묘사된 대로 3차원 보디의 적어도 상부 면과 한 쌍의 측벽들을 둘러싼다.
기판(502)은 제조 공정을 견딜 수 있고 전하가 이주할 수 있는 반도체 물질로 그 성분이 구성될 수 있다. 실시예에서, 기판(502)은, 활성 영역(504/505)을 형성하기 위해, 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 이것들의 조합(이것들에만 제한되지는 않음)과 같은 전하 캐리어로 도핑되는 결정질 실리콘 층으로 그 성분이 구성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(502)에서의 실리콘 원자 농도는 99% 보다 더 높다. 또 다른 실시예에서, 벌크 기판(502)은 별개의 결정성 기판의 최상부에 성장되는 에피택셜 층, 예를 들어 붕소 도핑된 벌크 실리콘 단결정질 기판의 최상부에 성장되는 실리콘 에피택셜 층으로 그 성분이 구성된다. 대안적으로, 벌크 기판을 대신하여, SOI(silicon-on-insulator) 기판이 사용될 수 있다. 앞서 논의한 바와 같이, 특정 실시예들에서, 기판(502) 및 그러므로 핀들의 돌출부들(504)이 단결정질 실리콘으로 그 성분이 구성되고, 클래딩 층(597)은 Ge 클래딩 층 또는 III-V족 물질 클래딩 층이다.
격리 영역(506)은 기부 벌크 기판으로부터 영구적 게이트 구조의 부분들을 궁극적으로 전기적으로 격리하거나 이들의 격리에 기여하거나, 또는 핀 활성 영역들을 격리하는 것과 같이 기부 벌크 기판 내에 형성되는 활성 영역들을 격리하기에 적합한 물질로 그 성분이 구성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(506)은 실리콘 이산화물(silicon dioxide), 실리콘 산질화물(silicon oxy-nitride), 실리콘 질화물(silicon nitride), 또는 탄소 도핑된 실리콘 질화물(carbon-doped silicon nitride)(이것들에만 제한되지는 않음)과 같은 유전체 물질로 그 성분이 구성된다.
게이트 라인(508)은 게이트 유전체 층(552) 및 게이트 전극 층(550)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 그 성분이 구성되고 게이트 유전체 층은 하이 K 물질로 그 성분이 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), BST(barium strontium titanate), 티탄산 바륨(barium titanate), 티탄산 스트론튬(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), PZN(lead zinc niobate), 또는 이것들의 조합(이것들에만 제한되지는 않음)과 같은 물질로 그 성분이 구성된다. 더욱이, 게이트 유전체 층의 일부분은 클래딩 층(597)의 상부의 몇 개 층으로부터 형성되는 자연 산화물로 된 하나 또는 소수의 단 분자 층들을 포함할 수 있다.
일 실시예에서, 게이트 전극은 금속 질화물들(metal nitrides), 금속 탄화물들(metal carbides), 금속 규화물들(metal silicides), 금속 알루미나이드들(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물들(이것들에만 제한되지는 않음)과 같은 금속 층으로 그 성분이 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정 층(metal workfunction-setting layer) 위에 형성되는 비 일함수 설정 충전 물질(non-workfunction-setting fill material)로 그 성분이 구성된다.
게이트 전극 스택들과 연관되는 스페이서들(도시 안됨)은, 자가 정렬 콘택트들과 같은 인접한 도전성 콘택트들로부터 영구적 게이트 구조를 궁극적으로 전기적으로 격리하거나 그 격리에 기여하기에 적합한 물질로 그 성분이 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물(이것들에만 제한되지는 않음)과 같은 유전체 물질로 그 성분이 구성된다.
게이트 콘택트(514) 및 그 위에 깔려 있는 게이트 콘택트 비아(516)는 도전성 물질로 그 성분이 구성될 수 있다. 실시예에서, 콘택트들 또는 비아들 중 하나 이상은 금속 종들로 그 성분이 구성된다. 금속 종들은 텅스텐, 니켈, 또는 코발트와 같은 순 금속(pure metal)일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 규화물 물질과 같은 것)과 같은 합금일 수 있다.
실시예에서(도시되지는 않음), 구조(500)를 제공하는 것은 굉장히 엄격한 레지스트레이션 허용 한계(registration budget)를 가진 리소그래피 단계를 사용할 필요성을 없애면서 본질적으로 완벽하게 기존의 게이트 패턴과 정렬되는 콘택트 패턴의 형성을 수반한다. 그러한 일 실시예에서, 이 접근법은 콘택트 개구들을 발생하기 위해 원래적으로 고도로 선택적인 습식 에칭(예를 들어, 통상적으로 구현되는 건식 또는 플라즈마 에칭에 비해 그러함)의 사용을 가능하게 한다. 실시예에서, 콘택트 패턴이 콘택트 플러그 리소그래피 작업과 조합하여 기존의 게이트 패턴을 활용함으로써 형성된다. 그러한 일 실시예에서, 이 접근법은, 그렇지 않은 경우에 통상의 접근법들에서 사용되는 것으로서 콘택트 패턴을 발생하기 위한 어려운 리소그래피 작업에 대한 필요를 없애는 것을 가능하게 한다. 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지 않고, 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트렌치 콘택트 그리드는 게이트 격자세공 패터닝(gate grating patterning)에 후속하여 그렇지만 게이트 격자세공 절단들 이전에 형성된다.
더욱이, 게이트 스택 구조(508)는 교체 게이트 공정에 의해 제조될 수 있다. 그러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필러(silicon nitride pillar) 물질과 같은 더미 게이트 물질이 제거되어 영구적 게이트 전극 물질로 교체될 수 있다. 그러한 일 실시예에서, 영구 게이트 유전체 층이, 초기의 공정으로부터 완수되는 것과는 반대로, 이 공정에서 또한 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 그 성분이 구성되며 또한 SF6의 사용을 포함하는 건식 에칭 공정에 의해 제거된다. 또 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 그 성분이 구성되며 또한 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)을 포함하는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 그 성분이 구성되며 또한 수성 인산(aqueous phosphoric acid)을 포함하는 습식 에칭에 의해 제거된다. 실시예에서, 영구적 게이트 유전체 층에 의한 더미 게이트 유전체 층의 교체는 부가적으로 실행된다.
실시예에서, 본 명세서에 설명되는 하나 이상의 접근법들은 구조(500)에 도달하기 위해 본질적으로 더미 및 교체 콘택트 공정과 조합되는 더미 및 교체 게이트 공정을 상정한다. 그러한 일 실시예에서, 교체 콘택트 공정은 영구적 게이트 스택의 적어도 일부분을 고온 어닐링하는 것을 허용하기 위해 교체 게이트 공정 이후에 실행된다. 예를 들어, 그러한 특정 실시예에서, 예를 들어 게이트 유전체 층이 형성된 후에 영구적 게이트 구조들의 적어도 일부분을 어닐링하는 것은 대략 600℃보다 더 높은 온도에서 실행된다. 어닐링은 영구적 콘택트들의 형성 이전에 실행된다.
다시 도 5a를 참조하면, 반도체 구조 또는 소자(500)의 배열은 격리 영역들 위에 걸쳐서 게이트 콘택트를 놓는다. 그러한 배열은 레이아웃 공간의 비효율적 사용으로 볼 수 있다. 그러나, 또 다른 실시예에서, 반도체 소자는 활성 영역 위에 걸쳐 형성되는 게이트 전극의 부분들과 콘택트하는 콘택트 구조들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 걸쳐서 및 트렌치 콘택트 비아와 동일한 층에 (예를 들어, 비아와 같은) 게이트 콘택트 구조를 형성하기 이전에 (예를 들어, 형성하는 것에 더하여), 본 발명의 하나 이상의 실시예들은 게이트 정렬된 트렌치 콘택트 공정을 먼저 이용하는 것을 포함한다. 그러한 공정은 반도체 구조 제조를 위해, 예를 들어 집적 회로 제조를 위해 트렌치 콘택트 구조들을 형성하도록 구현될 수 있다. 실시예에서, 트렌치 콘택트 패턴이 기존의 게이트 패턴과 정렬되는 채로 형성된다. 대조적으로, 기존의 접근법들은 전형적으로, 선택적인 콘택트 에칭들과 조합하여 기존의 게이트 패턴에 대한 리소그래피 콘택트 패턴의 엄격한 레지스트레이션을 가진 추가의 리소그래피 공정을 수반한다. 예를 들어, 기존의 공정은 콘택트 피처들의 별도의 패터닝을 가진 폴리(게이트) 그리드의 패터닝을 포함할 수 있다.
전술한 공정들의 모든 양태들이 본 발명의 실시예들의 사상 및 범위 내에 들도록 실시될 필요가 있는 것은 아님을 이해할 것이다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 활성 부분들 위에 걸쳐 게이트 콘택트들을 제조하기 이전에 형성될 필요는 전혀 없다. 전술한 게이트 스택들은 실제로, 초기에 형성되는 대로의 영구적 게이트 스택들일 수 있다. 또한, 본 명세서에서 기술되는 공정들은 하나의 또는 복수의 반도체 소자를 제조하는데 사용될 수 있다. 반도체 소자들은 트랜지스터들 또는 그와 유사한 소자들일 수 있다. 예를 들어, 실시예에서, 반도체 소자들은 로직 또는 메모리용 MOSFET(metal-oxide semiconductor field effect transistors) 트랜지스터들, 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 소자들은 핀펫 소자, 트라이게이트 소자, 또는 독립적으로 접근되는 더블게이트 소자와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예들은 14 nm 또는 더 작은 기술 노드(technology node)에서 반도체 소자들을 제조하는 데에 특히 유용할 수 있다.
일반적으로, 그러면, 위에서 기술된 하나 이상의 실시예들은 전형적 핀 길이 = 2 x 게이트 피치로부터 활성 채널 핀 길이를 디커플링하는 것을 허용한다. 이것은 핀이 단축화되기 때문에 더 좋은 컴플라이언트 성장을 허용한다. 덧붙여, 활성 채널 핀은 또한, 채널에서의 III-V족 또는 Ge 에피택셜 성장을 위한 더욱 더 좋은 컴플라이언스/자유 표면 완화를 제공하기 위해 리세싱될 수 있다. 그러므로, Ge 또는 III-V족과 같은 새로운 높은 이동도 물질들이 트랜지스터 채널에, 예를 들어 전자에 대해서는 PMOS에 및 후자에 대해서는 NMOS에 도입될 수 있다.
도 6은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(600)를 도해한다. 컴퓨팅 디바이스(600)는 보드(602)를 수용한다. 보드(602)는, 이것에만 제한되지는 않지만, 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하는 다수의 컴포넌트를 포함할 수 있다. 프로세서(604)는 보드(602)에 물리적으로 및 전기적으로 결합된다. 몇몇 실시예들에서, 적어도 하나의 통신 칩(606)은 보드(602)에 물리적으로 및 전기적으로 또한 결합된다. 추가 실시예들에서, 통신 칩(606)은 프로세서(604)의 일부이다.
그 응용들에 의존하여, 컴퓨팅 디바이스(600)는 보드(602)에 물리적으로 및 전기적으로 결합될 수 있거나 또는 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 소자, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량스토리지 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), DVD(digital versatile disk) 및 등등)를 포함할 수 있지만, 이것들에만 제한되지는 않는다.
통신 칩(606)은, 컴퓨팅 디바이스(600)로의 및 그로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은, 비 고체 매체를 통한 변조된 전자기 방사의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들, 기타 등등을 설명하는데 사용될 수 있다. 이러한 용어는 관련 디바이스들이 어떠한 유선도 포함하지 않는다는 것을 의미하지는 않지만, 몇몇 실시예들에서는 그럴 수도 있다. 통신 칩(606)은, 이것들에만 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 이들의 파생물들뿐만 아니라 3G, 4G, 5G 및 이를 넘는 것으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신에 전용될 수 있으며, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타의 것과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(600)의 프로세서(604)는 프로세서(604) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 실시예들의 몇몇 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라서 구축되는 최대화된 컴플라이언스 및 자유 표면 완화를 갖는 Ge 또는 III-V족 채널 반도체 소자들과 같은 하나 이상의 소자들을 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(606)은 또한 통신 칩(606) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따라서, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라서 구축되는 최대화된 컴플라이언스 및 자유 표면 완화를 갖는 Ge 또는 III-V족 채널 반도체 소자들과 같은 하나 이상의 소자들을 포함한다.
추가적 구현들에서, 컴퓨팅 디바이스(600) 내에 수용되는 또 다른 컴포넌트는 본 발명의 구현들에 따라서 구축되는 최대화된 컴플라이언스 및 자유 표면 완화를 갖는 Ge 또는 III-V족 채널 반도체 소자들과 같은 하나 이상의 소자들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(600)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화기, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 오락용 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 다른 전자적 디바이스일 수 있다.
그러므로, 본 발명의 실시예들은 최대화된 컴플라이언스 및 자유 표면 완화를 갖는 Ge 및 III-V족 채널 반도체 소자들 및 그와 같은 Ge 및 III-V족 채널 반도체 소자들을 제조하는 방법들을 포함한다.
실시예에서, 반도체 소자는 반도체 기판 위에 배치되는 반도체 핀을 포함한다. 반도체 핀은 반도체 핀의 길이를 따라 돌출 외곽 세그먼트들의 쌍과 이격되는 중앙 돌출 세그먼트를 갖는다. 클래딩 층 영역이 반도체 핀의 중앙 돌출 세그먼트 상에 배치된다. 게이트 스택이 클래딩 층 영역 상에 배치된다. 소스/드레인 영역들이 반도체 핀의 돌출 외곽 세그먼트들의 쌍에 배치된다.
일 실시예에서, 반도체 소자는 돌출 외곽 세그먼트들의 쌍 중 하나의 세그먼트 상에 배치되는 제2 클래딩 층 영역을 추가로 포함한다. 제3 클래딩 층 영역이 돌출 외곽 세그먼트들의 쌍 중 다른 세그먼트 상에 배치된다. 제2 및 제3 클래딩 영역들이, 반도체 핀의 중앙 돌출 세그먼트 상에 배치되는 클래딩 층 영역과 분리되어 있지만 그와 근접해 있다.
일 실시예에서, 반도체 핀 및 클래딩 층 영역은 함께 컴플라이언트 기판을 제공한다.
일 실시예에서, 중앙 돌출 세그먼트는 격리 층에 의해 돌출 외곽 세그먼트들의 쌍과 이격된다.
일 실시예에서, 반도체 핀은 본질적으로 실리콘으로 구성되고, 클래딩 층 영역은 본질적으로 게르마늄으로 구성된다.
일 실시예에서, 반도체 소자는 PMOS 소자이다.
일 실시예에서, 반도체 핀은 본질적으로 실리콘으로 구성되고, 클래딩 층 영역은 본질적으로 III-V족 물질로 구성된다.
일 실시예에서, 반도체 소자는 NMOS 소자이다.
실시예에서, 반도체 소자는 반도체 기판 위에 배치되는 반도체 핀을 포함한다. 반도체 핀은 반도체 핀의 길이를 따라 돌출 외곽 세그먼트들의 쌍과 이격되는 중앙의 리세싱된 세그먼트를 갖는다. 클래딩 층 영역이 반도체 핀의 중앙의 리세싱된 세그먼트 상에 배치된다. 게이트 스택이 클래딩 층 영역 상에 배치된다. 소스/드레인 영역들이 반도체 핀의 돌출 외곽 세그먼트들의 쌍에 배치된다.
일 실시예에서, 반도체 소자가 돌출 외곽 세그먼트들의 쌍 중 하나의 세그먼트 상에 배치되는 제2 클래딩 층 영역을 추가로 포함한다. 제3 클래딩 층 영역이 돌출 외곽 세그먼트들의 쌍 중 다른 세그먼트 상에 배치된다. 제2 및 제3 클래딩 영역들이, 반도체 핀의 중앙의 리세싱된 세그먼트 상에 배치되는 클래딩 층 영역과 분리되어 있지만 그와 근접해 있다.
일 실시예에서, 반도체 핀 및 클래딩 층 영역은 함께 컴플라이언트 기판을 제공한다.
일 실시예에서, 중앙의 리세싱된 세그먼트는 격리 층에 의해 돌출 외곽 세그먼트들의 쌍과 이격된다.
일 실시예에서, 반도체 핀은 본질적으로 실리콘으로 구성되고, 클래딩 층 영역은 본질적으로 게르마늄으로 구성된다.
일 실시예에서, 반도체 소자는 PMOS 소자이다.
일 실시예에서, 반도체 핀은 본질적으로 실리콘으로 구성되고, 클래딩 층 영역은 본질적으로 III-V족 물질로 구성된다.
일 실시예에서, 반도체 소자는 NMOS 소자이다.
일 실시예에서, 반도체 소자를 제조하는 방법이 기판 위에 반도체 핀을 형성하는 단계를 포함한다. 방법은 반도체 핀의 길이를 따라 돌출 외곽 세그먼트들의 쌍과 이격된 중앙 돌출 세그먼트를 제공하기 위해 반도체 핀을 에칭하는 단계를 또한 포함한다. 방법은 중앙 돌출 세그먼트와 돌출 외곽 세그먼트들의 쌍의 각각의 세그먼트 사이에 격리 층을 형성하는 단계를 또한 포함하고, 격리 층은 중앙 돌출 세그먼트의 상부 면 아래의 상부 면을 갖는다. 방법은, 격리 층을 형성하는 단계 이후에, 반도체 핀의 노출 면들 상에 클래딩 층을 형성하는 단계를 또한 포함한다. 방법은 클래딩 층 상에 게이트 스택을 형성하는 단계를 또한 포함한다. 방법은 반도체 핀의 돌출 외곽 세그먼트들의 쌍에 소스/드레인 영역들을 형성하는 단계를 또한 포함한다.
일 실시예에서, 권리 주장된 방법은 격리 영역을 형성하는 단계 이후에 및 클래딩 층을 형성하는 단계 전에, 대략 격리 영역의 상부 면에 중앙 돌출 세그먼트를 리세싱하는 단계를 추가로 포함한다.
일 실시예에서, 클래딩 층 영역을 형성하는 단계는 중앙 돌출 세그먼트 상에 제1 클래딩 층 영역을 형성하는 단계, 돌출 외곽 세그먼트들의 쌍 중 하나의 세그먼트 상에 제2 클래딩 층 영역을 형성하는 단계, 돌출 외곽 세그먼트들의 쌍 중 다른 세그먼트 상에 제3 클래딩 층 영역을 형성하는 단계를 포함한다. 제2 및 제3 클래딩 영역들이, 제1 클래딩 층 영역과 분리되어 있지만 그와 근접해 있다.
일 실시예에서, 클래딩 층 영역을 형성하는 단계는 중앙의 리세싱된 세그먼트 상에 제1 클래딩 층 영역을 형성하는 단계, 돌출 외곽 세그먼트들의 쌍 중 하나의 세그먼트 상에 제2 클래딩 층 영역을 형성하는 단계, 돌출 외곽 세그먼트들의 쌍 중 다른 세그먼트 상에 제3 클래딩 층 영역을 형성하는 단계를 포함한다. 제2 및 제3 클래딩 영역들이, 제1 클래딩 층 영역과 분리되어 있지만 그와 근접해 있다.
일 실시예에서, 반도체 핀의 노출 면들 상에 클래딩 층을 형성하는 단계는 컴플라이언트 기판을 제공한다.

Claims (21)

  1. 반도체 소자로서:
    반도체 기판 위에 배치되는 반도체 핀 - 상기 반도체 핀은 격리 층에 의해 상기 반도체 핀의 길이를 따라 돌출 외곽 세그먼트들의 쌍과 이격되는 중앙 돌출 세그먼트를 갖는 3개의 세그먼트로 절단됨 -;
    상기 반도체 핀의 중앙 돌출 세그먼트 상에 형성되는 제1 클래딩 층 영역;
    상기 돌출 외곽 세그먼트들의 쌍 중 하나의 세그먼트 상에 형성되는 제2 클래딩 층 영역;
    상기 돌출 외곽 세그먼트들의 쌍 중 다른 세그먼트 상에 형성되는 제3 클래딩 층 영역 - 상기 제2 클래딩 영역 및 제3 클래딩 영역은, 상기 반도체 핀의 상기 중앙 돌출 세그먼트 상에 배치되는 클래딩 층 영역과 분리(discrete)되어 있지만 클래딩 층 영역에 근접해 있음 -;
    상기 클래딩 층 영역 상에 배치되는 게이트 스택; 및
    상기 반도체 핀의 상기 돌출 외곽 세그먼트들의 쌍 내에 배치되는 소스/드레인 영역들
    을 포함하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 반도체 핀 및 상기 클래딩 층 영역은 함께 컴플라이언트 기판(compliant substrate)을 제공하는 반도체 소자.
  4. 제1항에 있어서, 상기 중앙 돌출 세그먼트는 격리 층에 의해 상기 돌출 외곽 세그먼트들의 쌍과 이격되는 반도체 소자.
  5. 제1항에 있어서, 상기 반도체 핀은 본질적으로 실리콘으로 구성되고, 상기 클래딩 층 영역은 본질적으로 게르마늄으로 구성되는 반도체 소자.
  6. 제4항에 있어서, 상기 반도체 소자는 PMOS 소자인 반도체 소자.
  7. 제1항에 있어서, 상기 반도체 핀은 본질적으로 실리콘으로 구성되고, 상기 클래딩 층 영역은 본질적으로 III-V족 물질로 구성되는 반도체 소자.
  8. 제7항에 있어서, 상기 반도체 소자는 NMOS 소자인 반도체 소자.
  9. 반도체 소자로서:
    반도체 기판 위에 배치되는 반도체 핀 - 상기 반도체 핀은 격리 층에 의해 상기 반도체 핀의 길이를 따라 돌출 외곽 세그먼트들의 쌍과 이격되는 중앙의 리세싱된 세그먼트를 갖는 3개의 세그먼트로 절단됨 -;
    상기 반도체 핀의 중앙의 리세싱된 세그먼트 상에 형성되는 제1 클래딩 층 영역;
    상기 돌출 외곽 세그먼트들의 쌍 중 하나의 세그먼트 상에 형성되는 제2 클래딩 층 영역;
    상기 돌출 외곽 세그먼트들의 쌍 중 다른 세그먼트 상에 형성되는 제3 클래딩 층 영역 - 상기 제2 클래딩 영역 및 제3 클래딩 영역은, 상기 반도체 핀의 중앙의 리세싱된 세그먼트 상에 배치되는 클래딩 층 영역과 분리되어 있지만 클래딩 층 영역에 근접해 있음 -;
    상기 클래딩 층 영역 상에 배치되는 게이트 스택; 및
    상기 반도체 핀의 상기 돌출 외곽 세그먼트들의 쌍 내에 배치되는 소스/드레인 영역들
    을 포함하는 반도체 소자.
  10. 삭제
  11. 제9항에 있어서, 상기 반도체 핀 및 상기 클래딩 층 영역은 함께 컴플라이언트 기판을 제공하는 반도체 소자.
  12. 제9항에 있어서, 상기 중앙의 리세싱된 세그먼트는 격리 층에 의해 상기 돌출 외곽 세그먼트들의 쌍과 이격되는 반도체 소자.
  13. 제9항에 있어서, 상기 반도체 핀은 본질적으로 실리콘으로 구성되고, 상기 클래딩 층 영역은 본질적으로 게르마늄으로 구성되는 반도체 소자.
  14. 제13항에 있어서, 상기 반도체 소자는 PMOS 소자인 반도체 소자.
  15. 제14항에 있어서, 상기 반도체 핀은 본질적으로 실리콘으로 구성되고, 상기 클래딩 층 영역은 본질적으로 III-V족 물질로 구성되는 반도체 소자.
  16. 제15항에 있어서, 상기 반도체 소자는 NMOS 소자인 반도체 소자.
  17. 반도체 소자를 제조하는 방법으로서:
    기판 위에 반도체 핀을 형성하는 단계;
    상기 반도체 핀의 길이를 따라 돌출 외곽 세그먼트들의 쌍과 이격되는 중앙 돌출 세그먼트를 제공하기 위해 상기 반도체 핀을 에칭하는 단계;
    상기 중앙 돌출 세그먼트와 상기 돌출 외곽 세그먼트들의 쌍의 각각의 세그먼트 사이에 격리 층을 형성하는 단계 - 상기 격리 층은 상기 중앙 돌출 세그먼트의 상부 면 아래에 상부 면을 가짐 -;
    상기 격리 층을 형성하는 단계 이후에, 상기 반도체 핀의 노출 면들 상에 클래딩 층을 형성하는 단계;
    상기 클래딩 층 상에 게이트 스택을 형성하는 단계; 및
    상기 반도체 핀의 상기 돌출 외곽 세그먼트들의 쌍 내에 소스/드레인 영역들을 형성하는 단계
    를 포함하고,
    상기 클래딩 층 영역을 형성하는 단계는 상기 중앙 돌출 세그먼트 상에 제1 클래딩 층 영역을 형성하는 단계, 상기 돌출 외곽 세그먼트들의 쌍 중 하나의 세그먼트 상에 제2 클래딩 층 영역을 형성하는 단계, 및 상기 돌출 외곽 세그먼트들의 쌍 중 다른 세그먼트 상에 제3 클래딩 층 영역을 형성하는 단계를 포함하고, 상기 제2 클래딩 영역 및 제3 클래딩 영역은 상기 제1 클래딩 층 영역과 분리되어 있지만 제1 클래딩 층 영역과 근접해 있는 방법.
  18. 제17항에 있어서,
    상기 격리 층을 형성하는 단계 이후에 그리고 상기 클래딩 층을 형성하는 단계 전에, 상기 격리 층의 상부 면까지 상기 중앙 돌출 세그먼트를 리세싱하는 단계
    를 더 포함하는 방법.
  19. 삭제
  20. 삭제
  21. 제17항에 있어서, 상기 반도체 핀의 노출 면들 상에 클래딩 층을 형성하는 단계는 컴플라이언트 기판을 제공하는 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105593992B (zh) 2013-09-27 2020-02-14 英特尔公司 在共同衬底上具有不同功函数的非平面i/o半导体器件和逻辑半导体器件
EP3050111A4 (en) * 2013-09-27 2017-06-07 Intel Corporation Improved cladding layer epitaxy via template engineering for heterogeneous integration on silicon
US20150123211A1 (en) * 2013-11-04 2015-05-07 Globalfoundries Inc. NARROW DIFFUSION BREAK FOR A FIN FIELD EFFECT (FinFET) TRANSISTOR DEVICE
US9263555B2 (en) * 2014-07-03 2016-02-16 Globalfoundries Inc. Methods of forming a channel region for a semiconductor device by performing a triple cladding process
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
KR20170135115A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100252862A1 (en) * 2009-04-01 2010-10-07 Chih-Hsin Ko Source/Drain Engineering of Devices with High-Mobility Channels
US20120319211A1 (en) * 2011-06-16 2012-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US20130056795A1 (en) * 2011-09-06 2013-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Design Controlling Channel Thickness

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359233B1 (en) * 1999-10-26 2002-03-19 Intel Corporation Printed circuit board multipack structure having internal gold fingers and multipack and printed circuit board formed therefrom, and methods of manufacture thereof
DE50113125D1 (de) * 2000-06-05 2007-11-22 Huber+Suhner Ag Verfahren zum konfektionieren eines optischen steckverbinders, vorrichtung zur durchführung des verfahrens sowie steckverbinder für den einsatz bei einem solchen verfahren
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6943407B2 (en) * 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
US6855588B1 (en) * 2003-10-07 2005-02-15 United Microelectronics Corp. Method of fabricating a double gate MOSFET device
US7153734B2 (en) * 2003-12-29 2006-12-26 Intel Corporation CMOS device with metal and silicide gate electrodes and a method for making it
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7494858B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
US7338834B2 (en) * 2006-03-17 2008-03-04 Acorn Technologies, Inc. Strained silicon with elastic edge relaxation
KR100764360B1 (ko) * 2006-04-28 2007-10-08 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7897493B2 (en) * 2006-12-08 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inducement of strain in a semiconductor layer
JP2009016462A (ja) * 2007-07-03 2009-01-22 Renesas Technology Corp 半導体装置およびその製造方法
US7879659B2 (en) 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
KR100902105B1 (ko) * 2007-11-09 2009-06-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US20090206404A1 (en) 2008-02-15 2009-08-20 Ravi Pillarisetty Reducing external resistance of a multi-gate device by silicidation
KR100968151B1 (ko) * 2008-05-06 2010-07-06 주식회사 하이닉스반도체 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법
US8110877B2 (en) * 2008-12-19 2012-02-07 Intel Corporation Metal-insulator-semiconductor tunneling contacts having an insulative layer disposed between source/drain contacts and source/drain regions
CN101908543B (zh) * 2009-06-02 2016-06-22 台湾积体电路制造股份有限公司 集成电路结构
US8373238B2 (en) 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US20110147840A1 (en) * 2009-12-23 2011-06-23 Cea Stephen M Wrap-around contacts for finfet and tri-gate devices
US8169025B2 (en) * 2010-01-19 2012-05-01 International Business Machines Corporation Strained CMOS device, circuit and method of fabrication
US8278703B2 (en) * 2010-02-08 2012-10-02 Micron Technology, Inc. Cross-hair cell based floating body device
DE102011004506B4 (de) * 2011-02-22 2012-10-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist
US9293377B2 (en) * 2011-07-15 2016-03-22 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device structure and method for manufacturing the same
US9190261B2 (en) * 2011-08-25 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Layer alignment in FinFET fabrication
JP2013077753A (ja) * 2011-09-30 2013-04-25 Sumitomo Electric Device Innovations Inc 半導体レーザ及びその製造方法
CN102519999B (zh) * 2011-11-11 2015-12-16 中国石油大学(北京) 核磁共振分析仪和核磁共振测量方法
US9355209B2 (en) * 2011-11-17 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Revising layout design through OPC to reduce corner rounding effect
US8901615B2 (en) * 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
US8847281B2 (en) * 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8927352B2 (en) * 2013-03-08 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Channel epitaxial regrowth flow (CRF)
US20150162435A1 (en) * 2013-12-09 2015-06-11 Globalfoundries Inc. Asymmetric channel growth of a cladding layer over fins of a field effect transistor (finfet) device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100252862A1 (en) * 2009-04-01 2010-10-07 Chih-Hsin Ko Source/Drain Engineering of Devices with High-Mobility Channels
US20120319211A1 (en) * 2011-06-16 2012-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US20130056795A1 (en) * 2011-09-06 2013-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Design Controlling Channel Thickness

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