JP6219224B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えばバイポーラトランジスタを有する半導体装置に適用可能な技術である。

一つの半導体基板に電気回路を作りこむ際に、半導体基板にバイポーラトランジスタを設ける場合がある。例えば特許文献１，２，３には、半導体基板の厚さ方向に、エミッタとなる不純物層、ベースとなる不純物層、及びコレクタとなる不純物層を重ねることにより、バイポーラトランジスタを形成することが記載されている。

また近年は、ＦＥＴ（Field Effect Transistor）を微細化するために、ＦＥＴをフィン型の半導体層を用いて形成することが行われている（例えば特許文献４，５）。

特開平５−９０２７８号公報 特開２００５−２３６０８４号公報 特開２０１１−１１９３４４号公報 特開２００７−１６５７８０号公報 特開２０１１−１１９３４４号公報

本発明者は、フィン型の半導体層を用いてバイポーラトランジスタを形成することを検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、基板、第１の第１導電型領域、第２導電型領域、第１半導体層、第２の第１導電型領域、第１コンタクト、第２コンタクト、及び第３コンタクトを備えている。基板は半導体基板である。第１の第１導電型領域は第１導電型の不純物領域であり、基板に形成されている。第２導電型領域は第２導電型の不純物領域であり、第１の第１導電型領域の表層に形成されている。第１半導体層はフィン型の半導体層であり、第２導電型領域の上に位置している。第２の第１導電型領域は第１半導体層に形成されており、底部が第２導電型領域に接続している。第１コンタクトは第１の第１導電型領域に接続しており、第２コンタクトは第２導電型領域に接続しており、第３コンタクトは第２の第１導電型領域に接続している。

また、他の一実施の形態にかかる半導体装置は、基板上の第１半導体層に、第１の第１導電型領域、第２の第１導電型領域、および第２導電型領域を有している。第２の第１導電型領域は第１の第１導電型領域から離れている。そして第２導電型領域は、第１の第１導電型領域と第２の第１導電型領域とを接続している。

前記一実施の形態によれば、フィン型の半導体層を用いてバイポーラトランジスタを形成することができる。

第１の実施形態に係る半導体装置の構成を示す斜視図である。 半導体装置の平面図である。 図２のＡ―Ａ´断面図である。 半導体装置の製造方法を説明する図である。 半導体装置の製造方法を説明する図である。 半導体装置の製造方法を説明する図である。 半導体装置の製造方法を説明する図である。 半導体装置の製造方法を説明する図である。 半導体装置の変形例を示す図である。 第２の実施形態に係る半導体装置の平面図である。 図１０のＡ−Ａ´断面図である。 第３の実施形態に係る半導体装置の構成を示す斜視図である。 第３の実施形態に係る半導体装置の平面図である。 図１３のＢ―Ｂ´断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための図である。 第３の実施形態に係る半導体装置の変形例を示す図である。 第４の実施形態に係る半導体装置の平面図である。 図１７のＢ−Ｂ´断面図である。 第５の実施形態に係る半導体装置の構成を示す斜視図である。 第５の実施形態に係る半導体装置の平面図である。 図２０のＢ―Ｂ´断面図である。 第５の実施形態に係る半導体装置の変形例を示す図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の平面図である。 図２４のＢ−Ｂ´断面図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す斜視図である。図２は、半導体装置ＳＤの平面図であり、図３は図２のＡ―Ａ´断面図である。なお、図３においては、説明のため、絶縁膜ＩＮＳＬ２より上の層及び各コンタクトを省略している。また、図１において、バイポーラトランジスタＢＰＴを有する基板ＳＵＢと電界効果型トランジスタＦＥＴを有する基板ＳＵＢとを、説明のため互いに分離して示しているが、これらは一つの基板ＳＵＢである。

実施形態に係る半導体装置ＳＤは、基板ＳＵＢ、コレクタＣＯＲ（第１の第１導電型領域）、ベースＢＳＥ（第２導電型領域）、第１半導体層ＳＣＬ１、エミッタＥＭＩ（第２の第１導電型領域）、第１コンタクトＣＯＮ１、第２コンタクトＣＯＮ２、及び第３コンタクトＣＯＮ３を備えている。基板ＳＵＢは半導体基板である。コレクタＣＯＲは第１導電型の不純物領域であり、基板ＳＵＢに形成されている。ベースＢＳＥは第２導電型の不純物領域であり、コレクタＣＯＲの表層に形成されている。第１半導体層ＳＣＬ１はフィン型の半導体層であり、ベースＢＳＥの上に位置している。エミッタＥＭＩは第１半導体層ＳＣＬ１に形成されており、底部がベースＢＳＥに接続している。第１コンタクトＣＯＮ１はコレクタＣＯＲに接続しており、第２コンタクトＣＯＮ２はベースＢＳＥに接続しており、第３コンタクトＣＯＮ３はエミッタＥＭＩに接続している。以下、詳細に説明する。

基板ＳＵＢは例えばシリコン基板である。そして、同一の基板ＳＵＢには、バイポーラトランジスタＢＰＴ及び電界効果型トランジスタＦＥＴが形成されている。本図に示す例において、基板ＳＵＢは第２導電型、例えばｐ型の半導体基板となっている。この場合、バイポーラトランジスタＢＰＴのエミッタＥＭＩ及びコレクタＣＯＲはｎ型である。ただし、基板ＳＵＢがｎ型の半導体基板である場合、バイポーラトランジスタＢＰＴのエミッタＥＭＩ及びコレクタＣＯＲはｐ型である。

バイポーラトランジスタＢＰＴは、バーティカル型のバイポーラトランジスタであり、上記したエミッタＥＭＩ、ベースＢＳＥ、及びコレクタＣＯＲを備えている。そしてバイポーラトランジスタＢＰＴのエミッタＥＭＩは、フィン型の第１半導体層ＳＣＬ１を用いて形成されている。本図に示す例において、第１半導体層ＳＣＬ１は第１導電型の半導体層になっており、第１半導体層ＳＣＬ１の全体がエミッタＥＭＩとなっている。ベースＢＳＥ及びコレクタＣＯＲは、基板ＳＵＢに不純物イオンを注入することにより形成されている。一方、エミッタＥＭＩは、第１半導体層ＳＣＬ１を形成した後、第１半導体層ＳＣＬ１に不純物イオンを注入することにより、形成されている。

電界効果型トランジスタＦＥＴはフィン型の第２半導体層ＳＣＬ２を用いて形成されている。具体的には、基板ＳＵＢの上には、例えば酸化シリコン膜などの絶縁膜ＩＮＳＬ１が形成されている。絶縁膜ＩＮＳＬ１は、素子分離膜であり、第２半導体層ＳＣＬ２よりも浅い。このため、第２半導体層ＳＣＬ２は絶縁膜ＩＮＳＬ１から出ている。そして電界効果型トランジスタＦＥＴのゲート電極ＧＥは、第２半導体層ＳＣＬ２の一部をまたぎつつ、絶縁膜ＩＮＳＬ１の上に形成されている。なお、第１半導体層ＳＣＬ１と第２半導体層ＳＣＬ２は、同一方向に延在しているのが好ましい。また、絶縁膜ＩＮＳＬ１は、基板ＳＵＢのうちバイポーラトランジスタＢＰＴが形成されている領域にも形成されている。

第２半導体層ＳＣＬ２とゲート電極ＧＥの間には、ゲート絶縁膜ＧＩＮＳが形成されている。ゲート絶縁膜ＧＩＮＳは、例えば第２半導体層ＳＣＬ２を熱酸化することにより形成されている。そして第２半導体層ＳＣＬ２のうちゲート電極ＧＥで覆われていない領域には不純物が導入されている。これにより、第２半導体層ＳＣＬ２にはソースＳＯＵとなる第１不純物領域及びドレインＤＲＮとなる第２不純物領域が形成される。言い換えると、ゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥは、第２半導体層ＳＣＬ２のうち第１不純物領域及び第２不純物領域の間に位置する部分に形成されている。

そして、絶縁膜ＩＮＳＬ１上には層間絶縁膜である絶縁膜ＩＮＳＬ２が形成されている。絶縁膜ＩＮＳＬ１及び絶縁膜ＩＮＳＬ２には、第１コンタクトＣＯＮ１、第２コンタクトＣＯＮ２、第３コンタクトＣＯＮ３、及びコンタクトＣＯＮ４，ＣＯＮ５，ＣＯＮ６が埋め込まれている。第１コンタクトＣＯＮ１はコレクタＣＯＲに接続しており、第２コンタクトＣＯＮ２はベースＢＳＥに接続しており、第３コンタクトＣＯＮ３はエミッタＥＭＩに接続している。またコンタクトＣＯＮ４はゲート電極ＧＥに接続しており、コンタクトＣＯＮ５はドレインＤＲＮに接続しており、コンタクトＣＯＮ６はソースＳＯＵに接続している。なお、これらコンタクトのレイアウトは、図２及び図３に示す例に限定されない。

そして、絶縁膜ＩＮＳＬ２の上には第１配線ＩＮＣ１、第２配線ＩＮＣ２、及び第３配線ＩＮＣ３が形成されている。第１配線ＩＮＣ１は第１コンタクトＣＯＮ１に接続しており、第２配線ＩＮＣ２は第２コンタクトＣＯＮ２に接続しており、第３配線ＩＮＣ３は第３コンタクトＣＯＮ３に接続している。第１配線ＩＮＣ１、第２配線ＩＮＣ２、及び第３配線ＩＮＣ３は、例えば絶縁膜ＩＮＳＬ２の上に導電膜、例えばＷ膜などの金属膜を形成し、この導電膜を選択的に除去することによって形成されている。ただし、第１配線ＩＮＣ１、第２配線ＩＮＣ２、及び第３配線ＩＮＣ３は、ダマシン法によって形成されていても良い。

なお、図示していないが、絶縁膜ＩＮＳＬ２の上には、コンタクトＣＯＮ４，ＣＯＮ５，ＣＯＮ６のそれぞれに接続する複数の配線も形成されている。これらの配線も、第１配線ＩＮＣ１と同一の工程で形成されている。

次に、図４〜図８を用いて、半導体装置ＳＤの製造方法を説明する。各図において、（ａ）は図１に対応する斜視図であり、（ｂ）は図３に対応する断面図である。

まず、図４（ａ）及び（ｂ）に示すように、第２導電型の基板ＳＵＢを準備する。次いで、基板ＳＵＢの上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第１導電型の不純物（例えばＰ）を基板ＳＵＢに注入する。これにより、コレクタＣＯＲが形成される。この工程における不純物の導入量は、例えば１×１０^１３ｃｍ^２以上１×１０^１４ｃｍ^２以下である。その後、レジストパターンを除去する。

次いで、基板ＳＵＢ上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第２導電型の不純物（例えばＢ）を基板ＳＵＢに注入する。これにより、基板ＳＵＢにはベースＢＳＥが形成される。この工程における不純物の導入量は、例えば１×１０^１２ｃｍ^２以上１×１０^１４ｃｍ^２以下である。その後、レジストパターンを除去する。

次いで、図５（ａ）及び（ｂ）に示すように、基板ＳＵＢ上に、マスクパターンＭＳＫ１、例えば窒化シリコン膜などのハードマスクパターンを形成する。マスクパターンＭＳＫ１は、基板ＳＵＢのうち第１半導体層ＳＣＬ１が形成されるべき領域及び第２半導体層ＳＣＬ２が形成されるべき領域を覆っている。

次いで、図６（ａ）及び（ｂ）に示すように、マスクパターンＭＳＫ１をマスクとして、基板ＳＵＢをドライエッチングする。これにより、基板ＳＵＢには第１半導体層ＳＣＬ１及び第２半導体層ＳＣＬ２が形成される。

その後、図７（ａ）及び（ｂ）に示すように、基板ＳＵＢ上に絶縁膜ＩＮＳＬ１を形成する。絶縁膜ＩＮＳＬ１は、例えばＣＶＤ法などの堆積法を用いて形成される。このとき、絶縁膜ＩＮＳＬ１は第１半導体層ＳＣＬ１及び第２半導体層ＳＣＬ２よりも厚く形成される。ついで、絶縁膜ＩＮＳＬ１を、ＣＭＰ法などを用いて平坦化した後、絶縁膜ＩＮＳＬ１をエッチングにより薄くして、絶縁膜ＩＮＳＬ１から第１半導体層ＳＣＬ１及び第２半導体層ＳＣＬ２の上部を露出させる。その後、マスクパターンＭＳＫ１を除去する。

次いで、図８（ａ）及び（ｂ）に示すように、第２半導体層ＳＣＬ２にゲート絶縁膜ＧＩＮＳを形成する。ゲート絶縁膜ＧＩＮＳは、例えば熱酸化法を用いて形成される。この場合、第１半導体層ＳＣＬ１の表層にも熱酸化膜（図示せず）が形成される。次いで、基板ＳＵＢ上にゲート電極ＧＥとなる導電膜（例えばポリシリコン膜）を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート電極ＧＥが形成される。次いで、ゲート電極ＧＥをマスクとして第２半導体層ＳＣＬ２に不純物を導入する。これにより、第２半導体層ＳＣＬ２にソースＳＯＵ及びドレインＤＲＮが形成される。

なお、ソースＳＯＵ及びドレインＤＲＮが第１導電型の不純物領域の場合、ソースＳＯＵ及びドレインＤＲＮを形成する工程において、第１半導体層ＳＣＬ１にも第１導電型の不純物を導入する。これにより、第１半導体層ＳＣＬ１にエミッタＥＭＩが形成される。

一方、ソースＳＯＵ及びドレインＤＲＮが第２導電型の不純物領域の場合、エミッタＥＭＩは、ソースＳＯＵ及びドレインＤＲＮとは別の不純物導入工程で形成される。この場合、ソースＳＯＵ及びドレインＤＲＮを形成する工程において、第１半導体層ＳＣＬ１はレジストパターンで覆われる。またエミッタＥＭＩを形成する工程において、第２半導体層ＳＣＬ２はレジストパターンで覆われる。

また、基板ＳＵＢ上に複数の電界効果型トランジスタＦＥＴが形成されており、かつこれら複数の電界効果型トランジスタＦＥＴの一部が第１導電型であり、残りの電界効果型トランジスタＦＥＴが第２導電型である場合、エミッタＥＭＩは、第１導電型の電界効果型トランジスタＦＥＴのソースＳＯＵ及びドレインＤＲＮと同一工程で形成される。この場合、第１導電型の電界効果型トランジスタＦＥＴのソースＳＯＵ及びドレインＤＲＮを形成する工程において、第２導電型の電界効果型トランジスタＦＥＴとなる第２半導体層ＳＣＬ２はレジストパターンで覆われる。一方、第２導電型の電界効果型トランジスタＦＥＴのソースＳＯＵ及びドレインＤＲＮを形成する工程において、第１導電型の電界効果型トランジスタＦＥＴとなる第２半導体層ＳＣＬ２及び第１半導体層ＳＣＬ１はレジストパターンで覆われる。

なお、いずれの場合においても、エミッタＥＭＩを形成するときの不純物の導入量は、例えば１×１０^１４ｃｍ^２以上５×１０^１６ｃｍ^２以下である。

また、図８（ｂ）に示す図において、エミッタＥＭＩは、厚さ方向において第１半導体層ＳＣＬ１の全体に形成されており、かつ基板ＳＵＢのうち第１半導体層ＳＣＬ１以外の部分には形成されていない。ただし、図９（ａ）に示すように、エミッタＥＭＩは、厚さ方向において第１半導体層ＳＣＬ１の一部に形成されていても良いし、図９（ｂ）に示すように、エミッタＥＭＩは第１半導体層ＳＣＬ１及び基板ＳＵＢのうち第１半導体層ＳＣＬ１に接続する部分にも形成されていても良い。エミッタＥＭＩの形成範囲は、例えばイオン注入時のエネルギーを調整することにより、変更することができる。

以上、本実施形態によれば、フィン型の第１半導体層ＳＣＬ１を用いてバイポーラトランジスタＢＰＴを形成することができる。このため、バイポーラトランジスタＢＰＴを微細化することができる。また、第１半導体層ＳＣＬ１と同一工程で第２半導体層ＳＣＬ２を形成し、さらにこの第２半導体層ＳＣＬ２を用いてフィン型の電界効果型トランジスタＦＥＴを形成することができる。従って、少ない工程数で、同一の基板ＳＵＢ上に、フィン型のバイポーラトランジスタＢＰＴとフィン型の電界効果型トランジスタＦＥＴを形成することができる。

（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＤの平面図であり、図１１は図１０のＡ−Ａ´断面図である。図１０は第１の実施形態における図２に対応しており、図１１は第１の実施形態における図３に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１の実施形態に係る半導体装置ＳＤと同様の構成である。

まず、基板ＳＵＢは第１導電型、すなわちコレクタＣＯＲと同一導電型となっている。そして、基板ＳＵＢには、コレクタＣＯＲと基板ＳＵＢを電気的に分離するために、分離領域ＳＥＰが形成されている。分離領域ＳＥＰは第２導電型の不純物領域であり、コレクタＣＯＲの側面及び底面を覆っている。言い換えると、コレクタＣＯＲは分離領域ＳＥＰの一部に形成されている。

本実施形態に係る半導体装置ＳＤの製造方法は、コレクタＣＯＲを形成する前（又は後）に、基板ＳＵＢに分離領域ＳＥＰを形成する点を除いて、第１の実施形態に示した半導体装置ＳＤの製造方法と同様である。分離領域ＳＥＰは、例えば基板ＳＵＢにレジストパターンを形成し、このレジストパターンをマスクとして基板ＳＵＢに不純物を導入することにより、形成される。このときの不純物の導入量は、例えば５×１０^１２ｃｍ^２以上１×１０^１３ｃｍ^２以下である。

本実施形態によっても、第１の実施形態と同様の効果が得られる。なお、第１の実施形態に示したバイポーラトランジスタＢＰＴと、第２の実施形態に示したバイポーラトランジスタＢＰＴとを、同一の基板ＳＵＢ上に形成しても良い。

（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置ＳＤの構成を示す斜視図である。図１３は、半導体装置ＳＤの平面図であり、図１４は図１３のＢ―Ｂ´断面図である。なお、図１２〜図１４は、それぞれ第１の実施形態における図１〜図３に対応しているが、これらの図において各コンタクトが省略されている。本実施形態に係る半導体装置ＳＤは、バイポーラトランジスタＢＰＴがラテラル型の構造を有している点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。

具体的には、バイポーラトランジスタＢＰＴのベースＢＳＥ、エミッタＥＭＩ、及びコレクタＣＯＲは、いずれも第１半導体層ＳＣＬ１に形成されている。エミッタＥＭＩ及びコレクタＣＯＲは互いに離間している。そして第１半導体層ＳＣＬ１のうちエミッタＥＭＩ及びコレクタＣＯＲの間に位置する部分にはベースＢＳＥが形成されている。言い換えると、ベースＢＳＥは、エミッタＥＭＩ及びコレクタＣＯＲを互いに接続している。

そして基板ＳＵＢのうち第１半導体層ＳＣＬ１の下に位置する部分には、ベースＢＳＥの一部が形成されているが、第１の実施形態とは異なり、コレクタＣＯＲは形成されていない。

図１５（ａ）は、本実施形態に係る半導体装置ＳＤの製造方法を説明するための斜視図であり、図１５（ｂ）は図１５（ａ）のバイポーラトランジスタＢＰＴの断面図である。図１５（ｂ）が示す断面は、図１４が示す断面に相当している。本実施形態に係る半導体装置ＳＤの製造方法は、以下の点を除いて第１の実施形態に係る半導体装置ＳＤの製造方法と同様である。

まず、第１半導体層ＳＣＬ１及び第２半導体層ＳＣＬ２を形成する前（第１の実施形態における図４）に、基板ＳＵＢにコレクタＣＯＲを形成しない。ただし、ベースＢＳＥは第１の実施形態と同様に形成される。このため、第１半導体層ＳＣＬ１は、第２導電型を有している。

そして、第１半導体層ＳＣＬ１を形成した後、第１半導体層ＳＣＬ１のうちベースＢＳＥとなる領域をマスクパターンＭＳＫ２、例えばレジストパターンで覆う。次いで、マスクパターンＭＳＫ２をマスクとして第１半導体層ＳＣＬ１に第１導電型の不純物を導入する。これにより、第１半導体層ＳＣＬ１にはコレクタＣＯＲ及びエミッタＥＭＩが形成される。なお、マスクパターンＭＳＫ２を形成して第１半導体層ＳＣＬ１に第１導電型の不純物を導入するタイミングは、第１の実施形態において第１半導体層ＳＣＬ１にエミッタＥＭＩを形成するタイミングと同様である。

その後、マスクパターンＭＳＫ２を除去する。

なお、図１４に示す図において、コレクタＣＯＲ及びエミッタＥＭＩは、厚さ方向において第１半導体層ＳＣＬ１の一部に形成されている。ただし、図１６（ａ）に示すように、コレクタＣＯＲ及びエミッタＥＭＩは、厚さ方向において第１半導体層ＳＣＬ１の全体に形成されており、かつ基板ＳＵＢのうち第１半導体層ＳＣＬ１以外の部分には形成されていないようにしてもよい。また、図１６（ｂ）に示すように、コレクタＣＯＲ及びエミッタＥＭＩは第１半導体層ＳＣＬ１及び基板ＳＵＢのうち第１半導体層ＳＣＬ１に接続する部分にも形成されていても良い。コレクタＣＯＲ及びエミッタＥＭＩの形成範囲は、例えばイオン注入時のエネルギーを調整することにより、変更することができる。

本実施形態によれば、フィン型の第１半導体層ＳＣＬ１を用いて、ラテラル型のバイポーラトランジスタＢＰＴを形成することができる。

（第４の実施形態）
図１７は、第４の実施形態に係る半導体装置ＳＤの平面図であり、図１８は図１７のＢ−Ｂ´断面図である。図１７は第３の実施形態における図１３に対応しており、図１８は第３の実施形態における図１４に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第３の実施形態に係る半導体装置ＳＤと同様の構成である。

まず、基板ＳＵＢは第１導電型、すなわちコレクタＣＯＲと同一導電型となっている。そして、基板ＳＵＢには、コレクタＣＯＲと基板ＳＵＢを電気的に分離するために、分離領域ＳＥＰが形成されている。分離領域ＳＥＰは、第２の実施形態と同様に、第２導電型の不純物領域であり、コレクタＣＯＲの側面及び底面を覆っている。言い換えると、コレクタＣＯＲは分離領域ＳＥＰの表層の一部に形成されている。

本実施形態に係る半導体装置ＳＤの製造方法は、ベースＢＳＥを形成する前（又は後）に、基板ＳＵＢに分離領域ＳＥＰを形成する点を除いて、第１の実施形態に示した半導体装置ＳＤの製造方法と同様である。分離領域ＳＥＰの形成方法は、第２の実施形態と同様である。

本実施形態によっても、第３の実施形態と同様の効果が得られる。なお、第３の実施形態に示したバイポーラトランジスタＢＰＴと、第４の実施形態に示したバイポーラトランジスタＢＰＴとを、同一の基板ＳＵＢ上に形成しても良い。

（第５の実施形態）
図１９は、第５の実施形態に係る半導体装置ＳＤの構成を示す斜視図である。図２０は、半導体装置ＳＤの平面図であり、図２１は図２０のＢ―Ｂ´断面図である。なお、図１９〜図２１は、それぞれ第１の実施形態における図１２〜図１４に対応している。本実施形態に係る半導体装置ＳＤは、バイポーラトランジスタＢＰＴの上にマスクパターンＭＳＫ３が形成されている点を除いて、第３又は第４の実施形態に係る半導体装置ＳＤと同様の構成である。なお、図１９〜図２１は、第３の実施形態と同様の場合を示している。

マスクパターンＭＳＫ３は、第３及び第４の実施形態におけるマスクパターンＭＳＫ２の代わりであり、第２導電型の第１半導体層ＳＣＬ１に第１導電型の不純物を注入してコレクタＣＯＲ及びエミッタＥＭＩを形成する工程において、マスクとして機能する。マスクパターンＭＳＫ３は、電界効果型トランジスタＦＥＴのゲート電極ＧＥを形成する工程と同一工程で形成されているため、ゲート電極ＧＥと同様の材料により形成されている。また、第１半導体層ＳＣＬ１の上面及び側面には、ゲート絶縁膜ＧＩＮＳと同様の絶縁膜ＩＮＳＬ３が形成されている。

なお、図２１に示す図において、コレクタＣＯＲ及びエミッタＥＭＩは、厚さ方向において第１半導体層ＳＣＬ１の一部に形成されている。ただし、図２２（ａ）に示すように、コレクタＣＯＲ及びエミッタＥＭＩは、厚さ方向において第１半導体層ＳＣＬ１の全体に形成されており、かつ基板ＳＵＢのうち第１半導体層ＳＣＬ１以外の部分には形成されていないようにしてもよい。また、図２２（ｂ）に示すように、コレクタＣＯＲ及びエミッタＥＭＩは第１半導体層ＳＣＬ１及び基板ＳＵＢのうち第１半導体層ＳＣＬ１に接続する部分にも形成されていても良い。コレクタＣＯＲ及びエミッタＥＭＩの形成範囲は、例えばイオン注入時のエネルギーを調整することにより、変更することができる。

本実施形態によっても、第３の実施形態又は第４の実施形態と同様の効果が得られる。また、マスクパターンＭＳＫ３はゲート電極ＧＥと同一工程で形成されるため、半導体装置ＳＤを製造するときの工程数を少なくすることができる。また、マスクパターンＭＳＫ３はゲート電極ＧＥと同程度の幅となるため、マスクパターンＭＳＫ３の幅を狭くして、ベースＢＳＥの幅を狭くすることもできる。

（第６の実施形態）
図２３は、第６の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第５の実施形態における図２１に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第５の実施形態に係る半導体装置ＳＤと同様の構成である。

まず、マスクパターンＭＳＫ３の側面にサイドウォールＳＷ１が形成されており、かつ第１半導体層ＳＣＬ１の側面にサイドウォールＳＷ２が形成されている。なお、本図には示していないが、ゲート電極ＧＥの側面にもサイドウォールＳＷ１が形成されており、かつ第２半導体層ＳＣＬ２の側面にもサイドウォールＳＷ２が形成されている。

また、絶縁膜ＩＮＳＬ３は、第１半導体層ＳＣＬ１のうちマスクパターンＭＳＫ３で覆われている部分、すなわちベースＢＳＥの上にのみ形成されている。

本実施形態に係る半導体装置ＳＤの製造方法は、第５の実施形態に示した半導体装置ＳＤを製造する工程の後に、サイドウォールＳＷ１，ＳＷ２を形成する工程を有している点を除いて、第５の実施形態に係る半導体装置ＳＤの製造方法と同様である。サイドウォールＳＷ１，ＳＷ２を形成する工程は、サイドウォールＳＷ１，ＳＷ２となる絶縁膜を基板ＳＵＢ上に形成する工程と、この絶縁膜をエッチバックしてサイドウォールＳＷ１，ＳＷ２を形成する工程とを有している。

本実施形態によっても、第５の実施形態と同様の効果が得られる。

（第７の実施形態）
図２４は、第７の実施形態に係る半導体装置ＳＤの平面図であり、図２５は図２４のＢ−Ｂ´断面図である。図２４は第５の実施形態における図２０に対応しており、図２５は第５の実施形態における図２１に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第５の実施形態に係る半導体装置ＳＤと同様の構成である。

まず、基板ＳＵＢは第１導電型、すなわちコレクタＣＯＲと同一導電型となっている。そして、基板ＳＵＢには、コレクタＣＯＲと基板ＳＵＢを電気的に分離するために、分離領域ＳＥＰが形成されている。分離領域ＳＥＰは、第２の実施形態と同様に、第２導電型の不純物領域であり、コレクタＣＯＲの側面及び底面を覆っている。言い換えると、コレクタＣＯＲは分離領域ＳＥＰの表層の一部に形成されている。

本実施形態に係る半導体装置ＳＤの製造方法は、ベースＢＳＥを形成する前（又は後）に、基板ＳＵＢに分離領域ＳＥＰを形成する点を除いて、第５の実施形態に示した半導体装置ＳＤの製造方法と同様である。分離領域ＳＥＰの形成方法は、第２の実施形態と同様である。

本実施形態によっても、第５の実施形態と同様の効果が得られる。なお、第５の実施形態に示したバイポーラトランジスタＢＰＴと、第７の実施形態に示したバイポーラトランジスタＢＰＴとを、同一の基板ＳＵＢ上に形成しても良い。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＢＰＴ バイポーラトランジスタ
ＢＳＥ ベース
ＣＯＮ１ 第１コンタクト
ＣＯＮ２ 第２コンタクト
ＣＯＮ３ 第３コンタクト
ＣＯＮ４ コンタクト
ＣＯＮ５ コンタクト
ＣＯＮ６ コンタクト
ＣＯＲ コレクタ
ＤＲＮ ドレイン
ＥＭＩ エミッタ
ＦＥＴ 電界効果型トランジスタ
ＧＥ ゲート電極
ＧＩＮＳ ゲート絶縁膜
ＩＮＣ１ 第１配線
ＩＮＣ２ 第２配線
ＩＮＣ３ 第３配線
ＩＮＳＬ１ 絶縁膜
ＩＮＳＬ２ 絶縁膜
ＩＮＳＬ３ 絶縁膜
ＭＳＫ１ マスクパターン
ＭＳＫ２ マスクパターン
ＭＳＫ３ マスクパターン
ＳＣＬ１ 第１半導体層
ＳＣＬ２ 第２半導体層
ＳＤ 半導体装置
ＳＥＰ 分離領域
ＳＯＵ ソース
ＳＵＢ 基板
ＳＷ１ サイドウォール
ＳＷ２ サイドウォール

Claims (5)

1. 半導体基板と、
   前記半導体基板に形成された第１の第１導電型領域と、
   前記第１の第１導電型領域の表層に形成された第２導電型領域と、
   前記第２導電型領域の上に位置する第１半導体層と、
   前期第１半導体層に形成されており、底部が前記第２導電型領域に接続している第２の第１導電型領域と、
   前記第１の第１導電型領域に接続する第１コンタクトと、
   前記第２導電型領域に接続する第２コンタクトと、
   前記第２の第１導電型領域に接続する第３コンタクトと、
   を備え、
   前記半導体基板は第１導電型であり、
   さらに、前記半導体基板に形成され、前記第１の第１導電型領域の側面及び底面を囲む第２導電型の分離領域を備える半導体装置。
2. 半導体基板と、
   前記半導体基板に形成された第１の第１導電型領域と、
   前記第１の第１導電型領域の表層に形成された第２導電型領域と、
   前記第２導電型領域の上に位置する第１半導体層と、
   前期第１半導体層に形成されており、底部が前記第２導電型領域に接続している第２の第１導電型領域と、
   前記第１の第１導電型領域に接続する第１コンタクトと、
   前記第２導電型領域に接続する第２コンタクトと、
   前記第２の第１導電型領域に接続する第３コンタクトと、
   前記半導体基板のうち前記第１半導体層とは異なる場所に形成された第２半導体層と、
   前記第２半導体層に形成され、ソースとなる第１不純物領域と、
   前記第２半導体層に形成され、前記第１不純物領域から離れており、ドレインとなる第２不純物領域と、
   前記第２半導体層のうち前記第１不純物領域と前記第２不純物領域の間に位置する部分に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   を備える半導体装置。
3. 基板と、
   前記基板の一部の上に形成された第１半導体層と、
   前記第１半導体層に形成された第１の第１導電型領域と、
   前記第１半導体層に形成され、前記第１の第１導電型領域から離れている第２の第１導電型領域と、
   前記第１半導体層に形成され、前記第１の第１導電型領域と前記第２の第１導電型領域とを接続する第２導電型領域と、
   を備え、
   前記基板は第１導電型の半導体基板であり、
   さらに、前記半導体基板に形成され、前記第１半導体層の底面を囲む第２導電型の分離領域を備える半導体装置。
4. 請求項３に記載の半導体装置において、
   前記基板のうち前記第１半導体層とは異なる場所に形成された第２半導体層と、
   前記第２半導体層に形成され、ソースとなる第１不純物領域と、
   前記第２半導体層に形成され、前記第１不純物領域から離れており、ドレインとなる第２不純物領域と、
   前記第２半導体層のうち前記第１不純物領域と前記第２不純物領域の間に位置する部分に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   を備える半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１半導体層の上面に形成された絶縁層と、
   前記絶縁層を挟んで前記第２導電型領域の上に位置する被覆膜と、
   を備え、
   前記被覆膜は、前記ゲート電極と同一の材料によって形成されている半導体装置。

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