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KR20070109192A - 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치 - Google Patents

표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치 Download PDF

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KR20070109192A
KR20070109192A KR1020060041807A KR20060041807A KR20070109192A KR 20070109192 A KR20070109192 A KR 20070109192A KR 1020060041807 A KR1020060041807 A KR 1020060041807A KR 20060041807 A KR20060041807 A KR 20060041807A KR 20070109192 A KR20070109192 A KR 20070109192A
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KR
South Korea
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gate
insulating layer
gate insulating
electrode
storage electrode
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Application number
KR1020060041807A
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English (en)
Inventor
유춘기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US11/697,983 priority patent/US20070262347A1/en
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Abstract

고개구율을 가지는 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치가 개시된다. 표시 기판은 게이트 금속 패턴, 제1 게이트 절연막, 제2 게이트 절연막, 소스 금속 패턴 및 화소 전극을 포함한다. 게이트 금속 패턴은 게이트 배선, 스위칭 소자의 게이트 전극 및 제1 스토리지 전극을 포함한다. 제1 게이트 절연막은 상기 게이트 전극 및 상기 제1 스토리지 전극 중 적어도 하나를 커버한다. 제2 게이트 절연막은 제1 스토리지 전극 위의 제1 게이트 절연막이 노출되도록 패터닝된다. 소스 금속 패턴은 소스 배선 및 상기 제1 스토리지 전극 위의 제1 게이트 절연막과 접촉하는 제2 스토리지 전극을 포함한다. 화소 전극은 상기 스위칭 소자와 전기적으로 연결된다. 이에 따라, 고개구율을 가지는 표시 기판을 구현함으로써 고휘도의 표시 영상을 얻을 수 있다.
고개구율, 스토리지 캐패시터, 면적, 고휘도

Description

표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치{DISPLAY SUBSTRATE, METHOD OF MANUFACTURING THEREOF AND DISPLAY DEVICE HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 장치의 단면도이다.
도 3 내지 도 9는 도 2에 도시된 표시 기판의 제조 방법을 나타내는 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 기판 200 : 대향 기판
CST ; 스토리지 캐패시터 STE1 : 제1 스토리지 전극
STE2 : 제2 스토리지 전극 126 : 게이트 배선 단부
132 : 제1 게이트 절연막 134 : 제2 게이트 절연막
162 : 연결 패턴 164 : 소스 배선 단부
TFT : 스위칭 소자 PE : 화소 전극
TE1 : 제1 패드 패턴 TE2 : 제2 패드 패턴
GP : 게이트 패드부 DP : 소스 패드부
C1,C2,C3 : 제1, 제2, 제3 콘택홀
본 발명은 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 고개구율을 가지는 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치에 관한 것이다.
일반적으로 액정표시장치(Liquid Crystal Display; LCD)는 표시 기판과 상기 표시 기판과 결합하여 액정층을 수용하는 대향 기판(Counter Substrate)을 포함한다. 상기 표시 기판에는 게이트 배선들 및 게이트 배선들과 교차하는 소스 배선들이 형성되며, 게이트 배선들과 소스 배선들에 연결된 스위칭 소자들과, 상기 스위칭 소자들에 연결된 화소 전극들이 형성된다. 각 스위칭 소자는 게이트 배선으로부터 연장된 게이트 전극, 게이트 전극과 절연되며 게이트 전극과 오버랩된 채널, 소스 배선으로부터 형성되어 채널과 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널과 전기적으로 연결된 드레인 전극을 포함한다.
최근 액정표시장치는 텔레비전과 같은 대형의 표시 장치는 물론, 모바일 폰, 캠코더, 디지털 카메라, MP3 플레이어 등과 같은 중소형의 표시 장치로 개발되고 있다. 이에 따라, 상기 액정표시장치는 컨텐츠의 다양화 및 고급화를 위해 고휘도가 요구되고 있으며, 이에 부응하기 위해 일 예로서, 백라이트의 휘도를 높이는 방법이 사용되고 있다. 상기와 같이 백라이트의 휘도를 높이는 방법은 소비전력을 증가시키는 단점을 갖는다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 고개구율을 가지는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적을 상기 표시 기판의 구비한 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 게이트 금속 패턴, 제1 게이트 절연막, 제2 게이트 절연막, 소스 금속 패턴 및 화소 전극을 포함한다. 상기 게이트 금속 패턴은 게이트 배선, 스위칭 소자의 게이트 전극 및 제1 스토리지 전극을 포함한다. 상기 제1 게이트 절연막은 상기 게이트 전극 및 상기 제1 스토리지 전극 중 적어도 하나를 커버한다. 상기 제2 게이트 절연막은 상기 제1 스토리지 전극 위의 제1 게이트 절연막이 노출되도록 패터닝된다. 상기 소스 금속 패턴은 소스 배선 및 상기 제1 스토리지 전극 위의 제1 게이트 절연막과 접촉하는 제2 스토리지 전극을 포함한다. 상기 화소 전극은 상기 스위칭 소자와 전기적으로 연결된다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 위에 게이트 금속층으로 게이트 배선, 스위칭 소자의 게이트 전극 및 제1 스토리지 전극을 형성하는 단계와, 상기 게이트 금속 패턴이 형성된 베이스 기판 위에 제1 게이트 절연막을 형성하는 단계와, 상기 게이트 전극 및 상기 제1 스토리지 전극 중 적어도 하나를 커버하도록 상기 제1 게이트 절연막을 패터닝하는 단계와, 상기 제1 게이트 절연막이 패터닝된 베이스 기판 위에 형성되고, 상기 제1 스토리지 전극 위의 상기 제1 게이트 절연막이 노출되도록 패터닝된 제2 게이트 절연막을 형성하는 단계와, 소스 금속층으로 소스 배선 및 상기 제1 스토리지 전극 위에 노출된 제1 게이트 절연막과 접촉되는 제1 스토리지 전극을 형성하는 단계 및 투명 도전층으로 상기 스위칭 소자와 전기적으로 연결된 화소 전극을 형성하는 단계를 포함한다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 기판 및 대향 기판을 포함한다. 상기 표시 기판은 스위칭 소자의 게이트 전극 및 제1 스토리지 전극 중 적어도 하나를 커버하도록 패터닝된 제1 게이트 절연막과, 상기 제1 스토리지 전극 위의 제1 게이트 절연막이 노출되도록 패터닝된 제2 게이트 절연막과, 상기 제1 스토리지 전극 위의 제1 게이트 절연막과 접촉하는 제2 스토리지 전극 및 상기 스위칭 소자와 전기적으로 연결된 화소 전극을 포함한다. 상기 대향 기판은 상기 표시 기판과 결합하여 액정층을 수용하고, 상기 화소 전극과 대향하는 공통전극이 형성된다.
이러한 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치에 의하면, 고개구율을 가지는 표시 기판을 구현함으로써 고휘도의 표시 영상을 얻을 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 표시 장치의 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치는 표시 기판(100)과 상기 표시 기판(100)과 결합하여 액정층(300)을 수용하는 대향 기판(200)을 포함한다. 상기 표시 기판(100)은 제1 베이스 기판(110) 위에 복수의 화소부(P)들이 매트릭스 형상으로 형성되고, 각 화소부에는 화소 전극(PE)이 형성된다. 상기 대향 기판(200)은 제2 베이스 기판(210) 위에 컬러 필터층(220)과 상기 화소 전극(PE)에 대응하는 공통 전극(230)이 형성된다.
구체적으로, 상기 표시 기판(100)은 복수의 게이트 배선(GL)들, 복수의 소스 배선(DL)들, 복수의 스위칭 소자(TFT)들, 복수의 화소 전극(PE)들 및 스토리지 캐패시터(CST)가 형성된다. 상기 스토리지 캐패시터(CST)는 공통 전압이 인가되는 스토리지 배선(SCL)과 전기적으로 연결되어 형성된다.
상기 게이트 배선(GL)들은 게이트 금속층으로 형성되고, 제1 방향으로 연장되어 형성된다. 상기 게이트 금속층은 구리(Cu) 또는 구리 합금 등의 구리 계열 금속, 알루미늄(Al) 또는 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag) 또는 은 합금 등의 은 계열의 금속, 몰리브덴(Mo) 또는 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 금속으로 형성되며, 단층 구조 또는 서로 다른 금속으로 적층된 다층 구조로 형성된다. 바람직하게는 저저항 금속인 알루미늄(Al)과 몰리브덴(Mo)을 포함하는 Mo/Al 다층 구조로 형성된다.
각 게이트 배선(GL)의 단부에는 게이트 신호가 인가되는 게이트 패드부(GP)가 형성된다. 상기 게이트 패드부(GP)는 상기 게이트 배선(GL)의 단부(126), 연결 패턴(162) 및 제1 패드 패턴(TE1)을 포함한다. 상기 게이트 배선 단부(126)는 게이 트 금속층으로 형성되고, 상기 연결 패턴(162)은 소스 금속층으로 형성되며, 상기 제1 패드 패턴(TE1)은 투명 도전층으로 형성된다.
상기 소스 배선(DL)들은 상기 소스 금속층으로 형성되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된다. 상기 소스 금속층은 구리(Cu) 또는 구리 합금 등의 구리 계열 금속, 알루미늄(Al) 또는 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag) 또는 은 합금 등의 은 계열의 금속, 몰리브덴(Mo) 또는 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 금속으로 형성되며, 단층 구조 또는 서로 다른 금속이 적층된 다층 구조로 형성된다. 바람직하게는 몰리브덴(Mo) 또는 몰리브덴 합금 등 몰리브덴 계열의 금속으로 형성된다.
각 소스 배선(DL)의 단부에는 소스 신호가 인가되는 소스 패드부(DP)가 형성된다. 상기 소스 패드부(DP)는 상기 소스 배선(DL)의 단부(164)와 제2 패드 패턴(TE2)을 포함한다. 상기 소스 배선 단부(164)는 상기 소스 금속층으로 형성되고, 상기 제2 패드 패턴(TE2)은 상기 투명 도전층으로 형성된다.
상기 스위칭 소자(TFT)들은 상기 게이트 배선(GL)들과 소스 배선(DL)들에 의해 정의된 복수의 화소부(P)들에 각각 형성된다. 각 스위칭 소자(TFT)는 해당하는 게이트 배선(GL)과 연결된 게이트 전극(G)과, 해당하는 소스 배선(DL)과 연결된 소스 전극(S) 및 상기 소스 전극(S)과 이격되어 채널부(140)를 통해 전기적으로 연결된 드레인 전극(D)을 포함한다. 상기 게이트 전극(G)과 채널부(140) 사이에는 제1 게이트 절연막(132) 및 제2 게이트 절연막(134) 중 적어도 하나의 절연막이 형성된 다. 바람직하게 상기 제1 및 제2 게이트 절연막(132, 134)이 순차적으로 적층되어 형성되거나, 상기 제2 게이트 절연막(132)이 단층으로 형성된다. 상기 제1 게이트 절연막(132)은 산화 실리콘(SiOx)으로 대략 500Å 내지 1200Å정도의 두께로 형성되고, 상기 제2 게이트 절연막(134)은 질화 실리콘(SiNx)으로 형성되며, 대략 3000Å 내지 4500Å정도의 두께로 형성된다. 여기서는 상기 게이트 전극(G)과 채널부(140) 사이에 제2 게이트 절연막(134)이 형성된 것을 도시하고 있다.
상기 화소 전극(PE)들은 상기 스위칭 소자(TFT)들과 전기적으로 연결된다. 각 화소 전극(PE)은 해당하는 스위칭 소자(TFT)의 드레인 전극(DE)과 전기적으로 연결되어 상기 화소부(P)에 형성된다. 상기 화소 전극(PE)은 상기 투명 도전층으로 형성된다. 상기 투명 도전층은 인듐(In), 주석(Sn), 아연(Zn), 알루미늄(Al) 및 갈륨(Ga) 중 선택된 하나 이상을 함유한 산화물질 또는 질산화물질로 형성된다.
상기 스토리지 캐패시터(CST)는 공통전압이 인가되는 스토리지 배선(STL)과 연결된 제1 스토리지 전극(STE1)과, 제1 게이트 절연막(132) 및 상기 제1 스토리지 전극(STE1)과 마주하는 제2 스토리지 전극(STE2)을 포함한다.
상기 제1 스토리지 전극(STE1)은 상기 게이트 금속층으로 형성되고, 상기 제2 스토리지 전극(STE2)은 상기 소스 금속층으로 형성된다. 상기 제1 게이트 절연막(132)은 절연 특성이 우수한 절연물질로 상기 제2 게이트 절연막(134) 보다 얇은 두께로 형성된다. 바람직하게 상기 제1 게이트 절연막(132)은 산화 실리콘(SiOx)으로 대략 500Å 내지 1200Å정도의 두께로 형성된다.
상기 스토리지 캐패시터(CST)의 커패시턴스(Cstg)는 다음의 수학식 1과 같이 정의된다.
Figure 112006032602980-PAT00001
여기서, A는 상기 제1 스토리지 전극(STE1)의 면적이고, d는 상기 제1 및 제2 스토리지 전극들(STE1, STE2) 간의 거리이고, ε은 유전체의 유전율이다. 즉, 상기 d는 상기 제1 게이트 절연막(132)의 두께이고, 상기 ε은 상기 제1 게이트 절연막(132)의 유전율이다.
상기 수학식 1을 참고할 때, 상기 스토리지 캐패시터(CST)는 제1 및 제2 스토리지 전극들(STE1, STE2) 간의 간격(d)을 얇게 형성하는 경우, 상기 제1 스토리지 전극(STE1)의 면적(A)을 작게 형성하여도 실질적으로 충분한 커패시턴스(Cstg)를 얻을 수 있다.
이와 같은 원리에 따라서, 상기 제1 게이트 절연막을 산화 실리콘(SiO2)으로 대략 500Å 내지 1200Å정도의 두께로 형성함으로써 상기 제1 스토리지 전극(STE1)의 면적을 줄여 개구율을 향상시킨다.
다음의 표 1은 스토리지 캐패시터의 두께(d)에 따른 면적(A)의 감소율을 나타낸 것이다.
비교예 1 비교예 2 실시예
양단 전극 게이트 금속층 투명 도전층 게이트 금속층 소스 금속층 게이트 금속층 소스금속층
유전체 게이트 절연막 패시베이션막 게이트 절연막 게이트 절연막
두께(d) 4000Å+2000Å 4000Å 750Å
점유 면적율 20% 16% 4%
감소율 0 20% 80%
상기 표 1을 참조하면, 비교예 1의 스토리지 캐패시터는 양단 전극이 게이트 금속층과 투명 도전층으로 형성되고, 유전체는 게이트 절연막과 패시베이션막으로 대략 6000Å의 두께로 형성된다. 상기 비교예 1의 스토리지 캐패시터는 화소부 면적의 대략 20% 정도로 형성된다.
상기 비교예 2의 스토리지 캐패시터는 양단 전극이 게이트 금속층과 소스 금속층으로 형성되고, 유전체는 게이트 절연막으로 대략 4000Å의 두께로 형성되는 경우이다. 상기 비교예 2의 스토리지 캐패시터는 유전체의 두께가 비교예 1에 비해 대략 2000Å으로 얇게 형성된다. 이에 따라서 상기 비교예 2의 스토리지 캐패시터는 화소부 면적의 대략 16% 정도로 형성된다. 비교예 2의 스토리지 캐패시터 면적은 비교예 1의 스토리지 캐패시터 면적에 비해 대략 20% 정도 감소된다.
본 발명의 실시예에 따른 스토리지 캐패시터는 양단 전극이 게이트 금속층과 소스 금속층으로 형성되고, 대략 750Å 두께의 게이트 절연막으로 유전체가 형성된다. 이 경우, 상기 실시예의 스토리지 캐패시터 면적은 화소부 면적의 대략 4% 정도로 형성된다. 따라서, 상기 실시예의 스토리지 캐패시터 면적은 상기 비교예 1의 면적에 비해 대략 80% 정도로 감소되고, 상기 비교예 2의 면적에 비해 대략 75% 정도 감소된다.
이와 같이, 스토리지 캐패시터(CST)의 면적(A)은 유전체의 두께(d)가 얇을수록 작아진다.
따라서, 상기 스토리지 캐패시터(CST)의 면적은 상기 스토리지 캐패시터(CST)의 유전체인 상기 제1 게이트 절연막(132)의 두께를 얇게 형성하여 스토리지 캐패시터의 면적을 작게 형성하여 고개구율을 구현한다. 예컨대, 상기 제1 게이트 절연막(132)의 두께를 얇게 형성함에 따라서 상기 스토리지 캐패시터(CST)의 면적을 상기 화소부(P) 면적의 3% 내지 10% 정도로 형성 가능하다.
도 3 내지 도 9는 도 1에 도시된 표시 기판의 제조 방법을 나타낸 공정도들이다.
도 1 및 도 3을 참조하면, 제1 베이스 기판(110) 위에 게이트 금속층을 증착 및 패터닝하여 게이트 금속 패턴을 형성한다.
상기 게이트 금속 패턴은 게이트 배선(GL), 스위칭 소자(TFT)의 게이트 전극(G), 스토리지 배선(STL) 및 상기 스토리지 배선(STL)에 연결된 제1 스토리지 전극(STE1)을 포함한다. 상기 게이트 배선(GL)은 게이트 패드부(GP)가 형성되는 게이트 배선 단부(126)를 포함한다
상기 게이트 금속 패턴이 형성된 제1 베이스 기판(110) 위에 제1 두께(d)로 제1 게이트 절연막(132)을 형성한다. 상기 제1 게이트 절연막(132)은 절연특성이 우수한 절연물질로 대략 500Å 내지 1200Å의 제1 두께(d1)로 형성된다. 바람직하게 상기 제1 게이트 절연막(132)은 산화 실리콘(SiO2)으로 형성된다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 제1 게이트 절연막(132)을 상기 게이트 전극(G) 및 제1 스토리지 전극(STE1) 중 적어도 하나를 커버하도록 패터닝한다.
바람직한 일 예로서, 도 4a에 도시된 바와 같이, 상기 제1 게이트 절연막(132)은 상기 제1 스토리지 전극(SE1) 만을 커버하도록 패터닝한다.
상기 게이트 금속 패턴을 저저항의 Mo/Al 구조로 형성하는 경우, 접착성은 우수하나 상대적으로 내막성이 떨어지는 몰리브덴은 상기 제1 게이트 절연막(132) 패터닝 공정에서 손상될 수 있다. 즉, 대략 500Å 내지 1200Å의 얇은 두께로 형성된 상기 제1 게이트 절연막(132)을 식각하는 공정에서 상기 제1 게이트 절연막(132)이 패터닝되어 노출된 상기 게이트 금속 패턴에 손상이 발생될 수 있다. 이러한 게이트 금속 패턴의 손상으로 인해 게이트 패드부(GP)의 전기적 특성이 저하되는 불량을 방지하기 위해 상기 게이트 배선 단부(126)와 접촉되는 연결 패턴(162)을 추후 소스 금속 패턴 형성공정에서 형성한다.
바람직한 다른 예로서, 도 4b에 도시된 바와 같이, 상기 제1 게이트 절연막(132)은 상기 게이트 전극(G) 및 제1 스토리지 전극(STE1)을 각각 커버하도록 패터닝한다. 즉, 상기 제1 스토리지 전극(STE1) 위에는 상기 제1 게이트 절연막(132)을 형성하고, 상기 게이트 전극(G) 위에는 상기 제1 게이트 절연막(132)을 선택적으로 형성할 수 있다.
이하에서는 도 4a에 도시된 바와 같이, 상기 제1 게이트 절연막(132)이 상기 제1 스토리지 전극(STE1) 위에 형성된 경우를 예로 하여 설명한다.
도 1 및 도 5를 참조하면, 상기 제1 게이트 절연막(132)이 상기 제1 스토리지 전극(STE1) 위에 형성된 제1 베이스 기판(110) 위에 제2 두께(d2)로 제2 게이트 절연막(134)을 형성한다. 상기 제2 게이트 절연막(134)은 질화 실리콘(SiNx)으로 대략 3000Å 내지 4500Å의 제2 두께(d2)로 형성된다.
상기 제2 게이트 절연막(134)이 형성된 제1 베이스 기판(110) 위에 채널층(140)을 형성한다. 상기 채널층(140)은 순차적으로 적층된 비정질 실리콘(a-Si)으로 형성된 활성층(142)과, n+ 이온이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 형성된 저항성 접촉층(144)을 포함한다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 채널층(140)을 패터닝하여 상기 게이트 전극(G) 위의 제2 게이트 절연막(134) 위에 상기 채널층(140)을 잔류시킨다.
이어, 상기 제2 게이트 절연막(134)을 패터닝하여 상기 제1 스토리지 전극(STE1) 위에 제1 게이트 절연막(132)을 노출시키고, 상기 게이트 배선 단부(126)를 노출시킨다. 이때, 상기 제1 게이트 절연막(132)과 상기 제2 게이트 절연막(134)은 서로 다른 식각 선택비를 갖는다. 이에 의해 상기 제1 게이트 절연막(132)은 식각하지 않고, 상기 제2 게이트 절연막(134)만 식각된다.
일 예로서, 도 6a에 도시된 바와 같이 상기 제2 게이트 절연막(134)을 상기 제1 스토리지 전극(STE1) 및 상기 단부(126) 각각의 가장자리와 중첩되도록 패터닝한다. 또는, 다른 예로서 도 6b에 도시된 바와 같이 상기 제1 스토리지 전극(STE1) 및 상기 단부(126)와 중첩되는 영역이 존재하지 않도록 패터닝한다. 여기서는 상기 제1 스토리지 전극(STE1) 및 상기 단부(126) 각각의 가장자리와 중첩되는 영역이 존재하도록 상기 제2 게이트 절연막(134)이 패터닝된 것을 예로서 설명한다.
도 1 및 도 7을 참조하면, 상기 제2 게이트 절연막(134)이 패터닝된 제1 베이스 기판(110) 위에 소스 금속층을 증착 및 패터닝하여 소스 금속 패턴을 형성한다.
상기 소스 금속 패턴은 상기 소스 배선(DL)과, 상기 스위칭 소자(TFT)의 소스 전극(S) 및 드레인 전극(D)과, 상기 스토리지 캐패시터(CST)의 제2 스토리지 전극(STE2) 및 상기 게이트 패드부(GP)의 연결 패턴(162)을 포함한다. 상기 제2 스토리지 전극(STE2)은 상기 제1 스토리지 전극(STE1) 위의 제1 게이트 절연막(132)과 접촉된다. 상기 연결 패턴(162)은 상기 게이트 배선 단부(126)와 접촉되어 상기 게이트 패드부(GP)의 전기적 특성을 향상시킨다. 상기 소스 배선(DL)은 상기 소스 패드부(DP)가 형성되는 소스 배선 단부(164)를 포함한다.
이 후, 상기 소스 금속 패턴을 마스크로 하여 상기 소스 전극(S) 및 드레인 전극(D) 사이에 노출된 상기 저항성 접촉층(144)을 식각하여 상기 스위칭 소자(TFT)의 채널을 형성한다.
이에 의해 상기 스토리지 캐패시터(CST)는 제1 스토리지 전극(STE1)과 제2 스토리지 전극(STE2) 및 상기 제1 및 제2 스토리지 전극들(STE1, STE2) 사이에 개재된 제1 게이트 절연막(132)으로 정의된다.
도 1 및 도 8을 참조하면, 상기 소스 금속 패턴이 형성된 제1 베이스 기판(110) 위에 패시베이션막(170) 및 유기막(180)을 순차적으로 형성한다. 상기 패시베이션막(170)은 대략 2000Å 정도의 두께로 형성되며, 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)으로 형성된다.
이 후, 상기 유기막(180) 및 패시베이션막(170)을 패터닝하여, 상기 제2 스토리지 전극(STE2)을 노출시키는 제1 콘택홀(C1)과, 상기 게이트 패드부(GP)의 연결 패턴(162)을 노출시키는 제2 콘택홀(C2) 및 상기 소스 패드부(DP)의 소스 배선 단부(164)를 노출시키는 제3 콘택홀(C3)을 형성한다.
도 1 및 도 9를 참조하면, 상기 제1 내지 제3 콘택홀들(C1, C2, C3)이 형성된 제1 베이스 기판(110) 위에 투명 도전층을 증착 및 패터닝하여 투명 전극패턴을 형성한다. 상기 투명 전극패턴은 상기 제1 콘택홀(C1)을 통해 상기 제2 스토리지 전극(STE2)과 접촉하는 화소 전극(PE)과, 상기 제2 콘택홀(C2)을 통해 상기 연결 패턴(162)과 접촉하는 제1 패드 패턴(TE1) 및 상기 제3 콘택홀(C3)을 통해 상기 소스 배선 단부(164)와 접촉하는 제2 패드 패턴(TE2)을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따르면 게이트 절연층을 식각 선택비가 서로 다른 제1 게이트 절연막과 제2 게이트 절연막의 다층 구조로 형성하고, 상기 제1 게이트 절연막은 얇은 두께로 스토리지 캐패시터의 유전체로 적용하며, 상기 제2 게이트 절연막은 게이트 전극을 전기적으로 절연하는 절연층으로 적용한다. 여기서 제1 게이트 절연막을 얇은 두께로 형성하고, 제2 게이트 절연막은 기존 게이트 절연층의 두께로 형성한다.
구체적으로, 상기 스토리지 캐패시터의 제1 전극을 게이트 금속층으로 형성하고, 제2 전극을 소스 금속층으로 형성하고, 상기 제1 및 제2 전극 사이에 얇은 두께의 제1 게이트 절연막을 형성하여 화소부 내의 상기 스토리지 캐패시터의 점유 면적을 감소시켜 고개구율의 표시 기판을 구현할 수 있다.
한편, 상기 제2 게이트 절연막을 상기 게이트 전극을 전기적으로 절연시키는 절연층을 사용함으로써 상기 스위칭 소자의 전기적 특성은 유지하면서 고개구율을 도모할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 게이트 배선, 스위칭 소자의 게이트 전극 및 제1 스토리지 전극을 포함하는 게이트 금속 패턴;
    상기 게이트 전극 및 상기 제1 스토리지 전극 중 적어도 하나를 커버하는 제1 게이트 절연막;
    상기 제1 스토리지 전극 위의 제1 게이트 절연막이 노출되도록 패터닝된 제2 게이트 절연막;
    소스 배선 및 상기 제1 스토리지 전극 위의 제1 게이트 절연막과 접촉하는 제2 스토리지 전극을 포함하는 소스 금속 패턴; 및
    상기 스위칭 소자와 전기적으로 연결된 화소 전극을 포함하는 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서, 제1 게이트 절연막의 두께는 500Å 내지 1200Å 인 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 제1 게이트 절연막은 산화 실리콘으로 형성된 것을 특징으로 하는 표시 기판.
  4. 제2항에 있어서, 상기 제2 게이트 절연막은 질화 실리콘으로 형성된 것을 특 징으로 하는 표시 기판.
  5. 제2항에 있어서, 서로 인접한 게이트 배선들과 서로 인접한 소스 배선들에 의해 화소부가 정의되며,
    상기 제1 스토리지 전극의 면적은 상기 화소부 면적의 3% 내지 10% 인 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 게이트 배선에 게이트 신호를 인가하는 게이트 패드부를 더 포함하는 표시 기판.
  7. 제6항에 있어서, 상기 게이트 패드부는
    상기 소스 배선과 동일층으로 형성되고 상기 게이트 배선의 단부와 접촉하는 연결 패턴과,
    상기 화소 전극과 동일층으로 형성되고 상기 연결 패턴과 접촉되는 패드 패턴을 포함하는 표시 기판.
  8. 베이스 기판 위에 게이트 금속층으로 게이트 배선, 스위칭 소자의 게이트 전극 및 제1 스토리지 전극을 형성하는 단계;
    상기 게이트 금속 패턴이 형성된 베이스 기판 위에 제1 게이트 절연막을 형성하는 단계;
    상기 게이트 전극 및 상기 제1 스토리지 전극 중 적어도 하나를 커버하도록 상기 제1 게이트 절연막을 패터닝하는 단계;
    상기 제1 게이트 절연막이 패터닝된 베이스 기판 위에 형성되고, 상기 제1 스토리지 전극 위의 상기 제1 게이트 절연막이 노출되도록 패터닝된 제2 게이트 절연막을 형성하는 단계;
    소스 금속층으로 소스 배선 및 상기 제1 스토리지 전극 위에 노출된 제1 게이트 절연막과 접촉되는 제1 스토리지 전극을 형성하는 단계; 및
    투명 도전층으로 상기 스위칭 소자와 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  9. 제8항에 있어서, 상기 게이트 배선에 게이트 신호를 인가하는 게이트 패드부를 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  10. 제9항에 있어서, 상기 게이트 패드부를 형성하는 단계는
    상기 제2 게이트 절연막을 패터닝하여 상기 게이트 배선의 단부를 노출시키는 단계;
    상기 소스 금속층으로 상기 단부와 접촉되는 연결 패턴을 형성하는 단계; 및
    상기 투명 도전층으로 상기 연결 패턴과 접촉되는 패드 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  11. 제8항에 있어서, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 식각 선택비가 서로 다른 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제8항에 있어서, 제1 게이트 절연막의 두께는 500Å 내지 1200Å 인 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제12항에 있어서, 상기 제1 게이트 절연막은 산화 실리콘으로 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제13항에 있어서, 상기 제2 게이트 절연막은 질화 실리콘으로 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 스위칭 소자의 게이트 전극 및 제1 스토리지 전극 중 적어도 하나를 커버하도록 패터닝된 제1 게이트 절연막과, 상기 제1 스토리지 전극 위의 제1 게이트 절연막이 노출되도록 패터닝된 제2 게이트 절연막과, 상기 제1 스토리지 전극 위의 제1 게이트 절연막과 접촉하는 제2 스토리지 전극 및 상기 스위칭 소자와 전기적으로 연결된 화소 전극을 포함하는 표시 기판; 및
    상기 표시 기판과 결합하여 액정층을 수용하고, 상기 화소 전극과 대향하는 공통전극이 형성된 대향 기판을 포함하는 표시 장치.
  16. 제15항에 있어서, 제1 게이트 절연막의 두께는 500Å 내지 1200Å 인 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서, 상기 표시 기판은 상기 게이트 전극과 연결된 게이트 배선; 및
    상기 게이트 배선에 게이트 신호를 인가하는 게이트 패드부를 더 포함하며,
    상기 게이트 패드부는 상기 게이트 배선의 단부와 접촉하는 연결 패턴과, 상기 연결 패턴과 접촉하는 패드 패턴을 포함하는 표시 장치.
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