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KR20070087356A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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KR20070087356A
KR20070087356A KR1020060017692A KR20060017692A KR20070087356A KR 20070087356 A KR20070087356 A KR 20070087356A KR 1020060017692 A KR1020060017692 A KR 1020060017692A KR 20060017692 A KR20060017692 A KR 20060017692A KR 20070087356 A KR20070087356 A KR 20070087356A
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exposure
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정재창
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주식회사 하이닉스반도체
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Abstract

반도체 소자의 미세 패턴 형성 방법에 관한 것으로, (a) 제1 패턴 밀도의 제1 포토레지스트 패턴 영역 및 제1 패턴 밀도 보다 상대적으로 높은 제2 패턴 밀도의 제2 포토레지스트 패턴 영역을 포함하는 포토레지스트 패턴 층을 형성하는 단계; (b) 상기 제1 또는 제2 포토레지스트 패턴 영역 중에서 한 영역만을 선택적으로 개구한 노광 마스크를 이용하여 노광 공정을 수행하는 단계; 및 (C) 상기 노광 마스크를 제거한 후, 상기 결과물 전면에 레지스트 플로우 공정을 수행하는 단계를 포함함으로써, 선택적으로 비노광 부위의 포토레지스트 패턴 영역에 해상도 이상의 미세 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.

Description

반도체 소자의 미세 패턴 형성 방법{Method for Forming Fine Pattern of Semiconductor Device}
도 1은 종래 레지스트 플로우 방법에 의해 얻어진 포토레지스트 패턴의 SEM 사진.
도 2는 본 발명의 미세 패턴 형성 방법의 일 실시예에 의해 얻어진 포토레지스트 패턴의 SEM 사진.
< 도면의 주요 부분에 대한 간단한 설명 >
A, C: 제1 포토레지스트 패턴 밀도 영역
B, D: 제2 포토레지스트 패턴 밀도 영역
a, c: 레지스트 플로우 공정 후의 제1 포토레지스트 패턴 영역
b, d: 레지스트 플로우 공정 후의 제2 포토레지스트 패턴 영역
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
최근, 반도체 장치의 제조 기술의 발달과 메모리 소자의 응용 분야가 확장되어 감에 따라, 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자를 제조하기 위한 기술 개발이 절실히 요구되고 있다. 이에 따라, 포토리소그라피(photo-lithography) 공정, 셀 구조 및 배선 형성 물질과 절연막 형성 물질의 물성 한계 등을 개선하여 안정된 공정 조건을 얻기 위한 연구가 다각적으로 이루어지고 있다.
이 가운데 상기 포토리소그라피 공정은 소자를 구성하는 여러 층들을 서로 연결하기 위한 콘택 형성 공정이나 패턴 형성 공정 시에 적용되는 필수 기술로서, 상기 리소그라피 공정 기술의 향상이 고집적화 반도체 소자의 성패를 가름하는 관건이 된다.
현재 상용화되고 있는 포토리소그라피 공정은 KrF 및 ArF와 같은 단파장 광원을 사용하는 노광 장비를 이용하는데, 이러한 단파장 광원을 사용하는 노광 장비로부터 얻어지는 패턴의 해상도는 0.1㎛ 정도로 한정되어 있다. 따라서, 상기 해상도 보다 높은 해상도를 가지는 미세한 패턴으로 이루어진 고집적화의 반도체 소자를 제조하는 것에 어려움이 따른다.
이와 관련하여, 당업계에서는 포토리소그라피 공정 수행 시에 높은 해상도를 가지는 미세한 콘택홀 패턴을 얻기 위하여, (i) 레지스트 플로우 공정(resist flow process)(Japanese Journal of Applied Physics. Vol.37 (1998) pp.6863-6868)이나, (ii) TOK사의 SAFIERTM (Shrink Assist Film for Enhanced Resolution) 물질 등을 이용하여 코팅 처리하는 공정(Advances in Resist Technology and Processing XXI. Edited by Sturtevant, John L. Proceedings of the SPIE, Volume 5376, pp. 533-540 (2004).) 방법 등이 개발되었다.
레지스트 플로우 공정은 노광 및 현상 공정에 의해 얻어진 포토레지스트 패턴에 일정시간 동안 유리전이 온도 이상의 온도로 열에너지를 인가하여, 포토레지스트 패턴을 크기가 감소하는 방향으로 열 유동(thermal flow) 시키는 방법이다.
하지만, 상기 레지스트 플로우 공정은 기판 전면에 동일한 열에너지를 전달하여 패턴 밀도 차이에 상관없이 동일한 크기로 축소된 패턴을 형성하기 때문에, 콘택홀 패턴의 크기의 변동 효과를 허용할 수 없는 지역까지 함께 변화되는 문제가 있다.
도 1은 종래 레지스트 플로우 공정을 적용한 경우의 포토레지스트 콘택홀 패턴 변화를 보여주는 SEM 사진이다.
이를 설명하기 위해서는 먼저 피식각층(미도시) 상에 포토레지스트 조성물(미도시)을 코팅하고, 이를 110℃에서 약 90초간 베이크하여 포토레지스트 막(미도시)을 형성한다.
그리고 상기 포토레지스트막(미도시)에 대해 약 5mJ/㎠ 이상의 에너지로 노광 공정을 수행하는데, 이때 상기 노광 공정은 특정 지역에 따라 제1 패턴 밀도(즉, 단위 면적 내의 개구부들의 수)와 상기 제1 패턴 밀도 보다 상대적으로 높은 제2 패턴 밀도를 가지는 포토레지스트 영역이 형성될 수 있도록, 두 종류의 패턴 밀도 영역이 개구된 노광 마스크를 이용하여 수행된다.
이어서, 상기 결과물을 110℃에서 약 90초간 베이크 한 후, 2.35wt%의 현상 액을 이용한 현상 공정을 수행한다.
그 결과, 제1 패턴 밀도의 제1 포토레지스트 패턴 영역(A)과 상기 제1 패턴 밀도보다 상대적으로 높은 제2 패턴 밀도를 가지는 포토레지스트 영역(B)을 가지는 포토레지스트 층(미도시)이 형성된다.
이때 상기 포토레지스트 패턴은 모두 310nm의 크기를 가진다,
그 다음, 상기 얻어진 결과물에 대해 유리전이온도 이상의 온도에서 베이크 하는 레지스트 플로우 공정을 수행하면, 상기 제1 포토레지스트 패턴 영역(a)이나 제2 포토레지스트 패턴 영역(b)의 패턴들이 소성 변형되면서 폭이 줄어들어, 모두 약 100nm의 동일한 크기로 좁아진 포토레지스트 콘택홀 패턴이 형성된다.
하지만, 전술한 바와 같은 종래 레지스트 플로우 공정을 적용한 반도체 소자의 미세 패턴 형성 방법은 다음과 같은 단점이 있다.
즉, 상기 공정에 의해 형성된 제1 포토레지스트 패턴 영역(A)과 제2 포토레지스트 패턴 영역(B) 전면에 대해 동일한 열에너지가 전달되어, 밀도 차에 상관없이 콘택홀 패턴이 모두 동일한 크기로 축소되기 때문에, 전체 소자 범위 내에서 콘택홀들이 좁아지거나 축소되는 효과를 허용할 수 없는 지역까지 함께 변동하는 단점이 있다.
이에 따라, 좁아지거나 축소되지 말아야 하는 콘택홀 패턴들은 바람직하지 못한 형상이나 치수를 갖는 경향이 있고, 최악의 경우 원래 콘택홀 패턴들이 사라져 원하는 콘택홀 패턴의 형상을 피식각층에 전사할 수 없게 된다.
이러한 단점을 개선하기 위해서 레지스트 플로우 공정 이전에 특정 영역에 따라 크기가 다른 포토레지스트 콘택홀을 형성하는 공정을 수행해야 하지만, 이 경우 서로 다른 크기의 패턴이 형성되어 있는 노광 마스크를 먼저 제조해야 하는 등 공정 방법이 복잡해지고, 제조 비용이 증가하므로 실제 적용되는 것이 매우 어렵다.
이에 본 발명자들은 활발한 연구 결과 노광 공정을 위한 새로운 형태의 노광 마스크 및 장비의 개발 없이도 상기한 종래의 문제점들을 극복하여 국부적인 영역에만 선택적으로 미세 패턴을 형성할 수 있는 새로운 개념의 반도체 소자의 미세 패턴 형성 방법을 개발하였다.
본 발명은 상기와 같이 문제점들을 해결하기 위해 안출된 것으로서, 포토레지스트 패턴 밀도 차이에 따라 특정 영역에서만 선택적으로 레지스트 플로우 공정을 수행할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는 피식각층 상부에 포토리소그라피 공정에 의해 밀도 차이를 가지는 포토레지스트 콘택홀 패턴을 형성하고, 특정 영역의 포토레지스트 패턴 영역에 대해서만 선택적으로 노광 공정을 한번 더 수행한 다음, 레지스트 플로우 공정을 수행하여 비노광 영역에 해상도 이상의 미세 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공한다.
이하, 본 발명을 상세히 설명한다.
본 발명에서는
(a) 제1 패턴 밀도의 제1 포토레지스트 패턴 영역 및 제1 패턴 밀도 보다 상대적으로 높은 제2 패턴 밀도의 제2 포토레지스트 패턴 영역을 포함하는 포토레지스트 패턴 층을 형성하는 단계;
(b) 상기 제1 및 제2 포토레지스트 패턴 영역 중에서 한 영역만을 선택적으로 개구한 노광 마스크를 이용하여 노광 공정을 수행하는 단계; 및
(C) 상기 노광 마스크를 제거한 후, 상기 결과물 전면에 레지스트 플로우 공정을 수행하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법을 제공한다.
이러한 본 발명의 방법에 따라, 상기 레지스트 플로우 공정 시에 비노광 포토레지스트 패턴 영역에서만 선택적으로 플로우가 발생한다. 그 결과, 비노광 영역에는 노광 영역의 포토레지스트 패턴보다 해상도가 높은 포토레지스트 패턴이 형성된다.
이하, 본 발명을 도면을 들어 상세히 설명한다.
먼저, 도 2에 예시한 바와 같이, 피식각층(미도시) 상에 포토레지스트 조성물을 코팅하고, 이를 110℃에서 약 90초간 소프트(soft) 베이크하여 포토레지스트 막(미도시)을 형성한다.
이때, 상기 피식각층은 특별히 한정되지 않으며, 예를 들어 다결정 실리콘막(polysilicon), 산화막(SiO), 질화막(SiON) 또는 텅스텐(W) 이나 알루미늄(Al)과 같은 금속막도 가능하다.
또한, 상기 포토레지스트는 산 탈리기(acid labile group)를 갖고 있으며, 산 탈리에 의해 카르복시산 말단을 갖게 되는 일반적인 화학증폭형 포토레지스트 물질이면 특별히 제한하지 않는데, 예를 들면 개환된 말레익안하이드라이드(ROMA; ring-opened maleic anhydride)를 포함하는 ROMA형 중합체, 메타크릴레이트 또는 아크릴레이트계 중합체, 사이클로올레핀과 말레익안하이드라이드(cycloolefin-maleic anhydride)를 포함하는 COMA형 공중합체, 사이클로올레핀계의 공중합체 및 상기 중합체들의 혼합된 형태(hybrid type) 중합체중 적어도 1 이상을 중합반복단위로 포함한다. 본 발명의 바람직한 실시예에서는 ROMA 형의 ArF 포토레지스트인 A52T3 포토레지스트(금호석유화학)를 사용하였다.
이어서, 상기 포토레지스트막(미도시)에 대한 제1 노광 공정을 수행한다.
상기 제1 노광 공정은 KrF (248 nm), ArF (193 nm), VUV (157 nm), EUV (13 nm), E-빔 (beam), X-선 또는 이온빔을 노광원으로 사용하며, 감광제에 따라 차이는 있지만 일반적으로 5∼300mJ/㎠의 노광 에너지로 수행된다.
이때, 상기 제1 노광 공정은 특정 지역에 따라 제1 패턴 밀도영역 또는 상기 제1 패턴 밀도 보다 상대적으로 높은 제2 패턴 밀도 영역이 개구된 제1 노광 마스크를 이용하여 기판 상에 제1 및 제2 포토레지스트 패턴의 잔상을 형성되도록 수행된다.
상기 제1 노광 공정 후에 상기 포토레지스트막에 대하여 및 포스트(post) 베이크 공정을 실시하는 단계를 더 포함한다.
상기 소프트 또는 포스트 베이크 공정은 70~200℃ 범위의 온도에서 수행될 수 있다.
그리고 상기 결과물에 대하여 0.01∼5중량%의 테트라메틸암모늄하이드록사이드(TMAH) 수용액과 같은 알칼리 현상액을 이용한 현상 공정을 수행한다.
그 결과, 제1 패턴 밀도의 제1 포토레지스트 패턴 영역(C)과 상기 제1 패턴 밀도보다 상대적으로 높은 제2 패턴 밀도를 갖는 제2 패턴 밀도의 제2 포토레지스트 패턴 영역(D)을 포함하는 약 110nm 크기의 포토레지스트 패턴 층(미도시)을 얻을 수 있다.
그 다음, 상기 제1 포토레지스트 패턴 영역(C) 또는 제2 포토레지스트 패턴(D) 중에서 한 영역만을 개구한 제2 노광 마스크(미도시)를 이용하여, 상기 포토레지스트 층에 대한 제2 노광 공정을 수행한다.
이때, 상기 제2 노광 공정 조건은 제1 노광 공정 공정과 동일하다.
이어서, 상기 포토레지스트 패턴 크기가 5∼20% 만큼 축소될 수 있도록 포토레지스트의 유리 전이 온도 이상의 온도에서 레지스트 플로우 공정을 수행하면, 노광 영역에서는 플로우가 발생하지 않는 반면에, 비노광 영역에서만 선택적으로 포토레지스트 물질의 플로우가 발생한다. 예를 들면 상기 제2 노광 공정 시에 제1 포토레지스트 패턴 영역이 개구된 노광 마스크를 이용하는 경우, 후속 공정인 상기 레지스트 플로우 공정을 수행할 때 노광 영역인 제1 포토레지스트 패턴 영역(c)에서는 플로우가 발생하지 않는 반면에, 비노광 영역인 제2 포토레지스트 패턴 영역(d)에서는 플로우가 발생한다.
이때 상기 레지스트 플로우 공정 조건은 논문 Japanese Journal of Applied Physics.(Vol.37 (1998) pp.6863-6868)에 게재된 내용을 참조로 적절히 조절할 수 있으며, 바람직하게는 포토레지스트 중합체의 유리전이온도가 140∼170℃일 경우, 140∼200℃에서 1∼90초 동안 수행된다.
그 결과, 비노광 영역인 제2 포토레지스트 패턴(d) 영역에는 상기 노광 영역인 제1 포토레지스트 패턴 영역(c)보다 해상도가 축소된 약 90nm 크기의 포토레지스트 콘택홀 패턴이 형성된다.
이와 같이, 본 발명의 제2 노광 공정에 의해 노광 영역의 포토레지스트 내에서 카르복시산과 같은 물질이 발생하여 유리전이온도가 높아지기 때문에, 본래 포토레지스트가 가지는 유리전이온도 이상의 온도로 열에너지를 인가하여도 노광 영역에서는 레지스트 플로우 현상이 발생하지 않는다. 반면, 비 노광 영역에서는 본래의 포토레지스트 물성을 가지고 있으므로, 레지스트 플로우 공정 시에 플로우 현상이 발생한다.
또한, 본 발명에서는 상기 방법들을 포함하는 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 제공한다.
이하 본 발명을 실시예에 의하여 상세히 설명한다. 단 실시예는 발명을 예시하는 것일 뿐, 본 발명이 하기 실시예에 의하여 한정되는 것은 아니다.
I. 본 발명의 포토레지스트 콘택홀 패턴 형성 방법
비교예 1
(1-1) 제1 포토레지스트 패턴 형성 방법
헥사메틸디실라잔(HMDS) 처리된 실리콘 웨이퍼에 산화막을 이용한 피식각층을 형성시키고, 그 상부에 ArF 감광제(KUPR-A52T3G1; 금호석유화학 제조)를 250nm 두께로 스핀 코팅한 다음, 110℃의 오븐에서 90초간 소프트 베이크하여 포토레지스트막을 형성하였다. 상기 베이크 공정 후, 제1 패턴 밀도 영역과 상기 제1 패턴 밀도 보다 상대적으로 높은 제2 패턴 밀도 영역이 개구된 제1 노광 마스크와 ArF 노광 장비(XT 1400E; ASML사)를 이용하여 23mJ/㎠ 에너지로 노광한 다음, 다시 110℃의 오븐에서 90초간 포스트 베이크 하였다.
베이크 완료 후, 상기 결과물을 2.38중량%의 TMAH 수용액에 30초간 침지시켜 현상함으로써 110nm의 제1 패턴 밀도의 포토레지스트 패턴 영역(A) 및 상기 제1 패턴 밀도보다 상대적으로 높은 제2 패턴 밀도의 포토레지스트 패턴 영역(B)이 형성된 포토레지스트 층을 형성하였다(도 1 참조).
(1-2) 제2 포토레지스트 패턴 형성 방법
상기 비교예 1-1 에서 얻어진 포토레지스트 층을 148℃에서 60초간 베이크 하면서 포토레지스트를 플로우 시킨 결과, 제1 포토레지스트 패턴 영역(a)과 제2 포토레지스트 패턴 영역(b)에 모두 동일한 크기로 축소된 90nm의 포토레지스트 콘택홀 패턴이 형성되었다(도 1 참조).
실시예 1
(1-1) 제1 포토레지스트 패턴 형성 방법
헥사메틸디실라잔(HMDS) 처리된 실리콘 웨이퍼에 산화막을 이용한 피식각층을 형성시키고, 그 상부에 ArF 감광제(KUPR-A52T3G1; 금호석유화학 제조)를 250nm 두께로 스핀 코팅한 다음, 110℃의 오븐에서 90초간 소프트 베이크하여 포토레지스트막을 형성하였다. 상기 베이크 공정 후, 제1 패턴 밀도 영역과 상기 제1 패턴 밀 도 보다 상대적으로 높은 제2 패턴 밀도 영역이 개구된 제1 노광 마스크와 ArF 노광 장비(XT 1400E; ASML사)를 이용하여 23mJ/㎠ 에너지로 노광한 다음, 다시 110℃의 오븐에서 90초간 포스트 베이크 하였다.
베이크 완료 후, 상기 결과물을 2.38중량%의 TMAH 수용액에 30초간 침지시켜 현상함으로써 110nm의 제1 패턴 밀도의 포토레지스트 패턴 영역(C) 및 상기 제1 패턴 밀도보다 상대적으로 높은 제2 패턴 밀도의 포토레지스트 패턴 영역(D)이 형성된 포토레지스트 층을 형성하였다(도 2 참조).
(1-2) 제2 포토레지스트 패턴 형성 방법
상기 실시예 1-1에서 얻어진 포토레지스트 층에 대해 제1 패턴 밀도 영역(A)이 개구된 노광 마스크를 이용하여 70mJ/㎠ 에너지로 제2 노광 공정을 수행하였다.
상기 노광 공정 후, 148℃에서 60초간 베이크 하여 포토레지스트를 플로우 시킨 결과, 노광 영역인 제1 포토레지스트 패턴 영역(a)은 레지스트 플로우 공정이 일어나지 않는 반면, 비노광 영역인 제2 포토레지스트 패턴 영역(b)에서만 레지스트 플로우 공정이 발생하였다. 그 결과, 비노광된 제2 포토레지스트 패턴 영역(b)에 크기가 90nm로 축소된 포토레지스트 콘택홀 패턴이 형성되었다.
실시예 2
(2-1) 제1 포토레지스트 패턴 형성 방법
헥사메틸디실라잔(HMDS) 처리된 실리콘 웨이퍼에 산화막을 이용한 피식각층을 형성시키고, 그 상부에 ArF 감광제(KUPR-A52T3G1; 금호석유화학 제조)를 250nm 두께로 스핀 코팅한 다음, 110℃의 오븐에서 90초간 소프트 베이크하여 포토레지스 트막을 형성하였다. 상기 베이크 공정 후, 제1 패턴 밀도 영역과 상기 제1 패턴 밀도 보다 상대적으로 높은 제2 패턴 밀도 영역이 개구된 제1 노광 마스크와 ArF 노광 장비(XT 1400E; ASML사)를 이용하여 23mJ/㎠ 에너지로 노광한 다음, 다시 110℃의 오븐에서 90초간 포스트 베이크 하였다.
베이크 완료 후, 상기 결과물을 2.38중량%의 TMAH 수용액에 30초간 침지시켜 현상함으로써 110nm의 제1 패턴 밀도의 포토레지스트 패턴 영역 및 상기 제1 패턴 밀도보다 상대적으로 높은 제2 패턴 밀도의 포토레지스트 패턴 영역이 형성된 포토레지스트 층을 형성하였다.
(2-2) 제2 포토레지스트 패턴 형성 방법
상기 실시예 2-1에서 얻어진 포토레지스트 층에 대해 제2 패턴 밀도 영역이 개구된 노광 마스크를 이용하여 70mJ/㎠ 에너지로 제2 노광 공정을 수행하였다.
상기 노광 공정 후, 148℃에서 60초간 베이크 하여 포토레지스트를 플로우 시킨 결과, 노광 영역인 제2 패턴 밀도의 포토레지스트 영역에서는 레지스트 플로우 공정이 일어나지 않는 반면, 비노광 영역인 제1 패턴 밀도의 포토레지스트 영역에서만 레지스트 플로우 공정이 발생하였다. 그 결과, 비노광된 제1 포토레지스트 패턴 영역에서 크기가 90nm로 축소된 포토레지스트 콘택홀 패턴이 형성되었다.
상기에서 살펴본 바와 같이, 본 발명의 방법은 밀도가 상이한 두 종류의 포토레지스트 패턴을 가지는 포토레지스트 층을 형성한 다음, 밀도 차이에 따른 노광 공정을 한번 더 수행하고, 레지스트 플로우 공정을 수행함으로써, 비노광 영역에서 선택적으로 포토레지스트 패턴의 크기를 축소할 수 있어, 미세 패턴을 형성해야 하는 모든 반도체 공정에 유용하게 사용될 수 있다.

Claims (9)

  1. (a) 제1 패턴 밀도의 제1 포토레지스트 패턴 영역 및 제1 패턴 밀도 보다 상대적으로 높은 제2 패턴 밀도의 제2 포토레지스트 패턴 영역을 포함하는 포토레지스트 패턴 층을 형성하는 단계;
    (b) 상기 제1 및 제2 포토레지스트 패턴 영역 중에서 한 영역만을 선택적으로 개구하는 노광 마스크를 이용하여 노광 공정을 수행하는 단계; 및
    (C) 상기 노광 마스크를 제거한 후, 상기 결과물 전면에 레지스트 플로우 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 (b) 단계의 노광 공정은 제1 포토레지스트 패턴 영역을 선택적으로 개구하는 마스크를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 (a) 단계의 포토레지스트 패턴층은
    (i) 반도체 기판의 피식각층 상에 포토레지스트 조성물을 코팅하는 단계;
    (ⅱ) 상기 포토레지스트 조성물을 베이크하여 포토레지스트막을 형성하는 단 계;
    (ⅲ) 노광 마스크를 이용한 노광 공정으로 제1 및 제2 포토레지스트 패턴의 잠상을 형성하는 단계; 및
    (ⅳ) 상기 결과물에 대한 현상 공정을 수행하여, 상기 제1 및 제2 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제3항에 있어서,
    상기 포토레지스트는 개환된 말레익안하이드라이드를 포함하는 ROMA형 중합체, 메타크릴레이트 또는 아크릴레이트계 중합체, 사이클로올레핀과 말레익안하이드라이드의 공중합체 및 사이클로올레핀계의 공중합체중 적어도 1 이상을 중합반복단위로 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제3항에 있어서,
    상기 노광 공정 후에 상기 포토레지스트막에 대하여 포스트(post) 베이크 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 노광 공정은 KrF (248 nm), ArF (193 nm), VUV (157 nm), EUV (13 nm), E-빔 (beam), X-선 또는 이온빔을 노광원으로 사용하여 0.1~100mJ/㎠의 노광 에너지로 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 레지스트 플로우 공정은 포토레지스트 중합체의 유리전이온도(Tg) 이상에서 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 레지스트 플로우 공정에 의해 비노광 영역의 포토레지스트 패턴이 5∼20% 만큼 축소되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제1항 기재의 방법을 포함하는 반도체 소자의 미세 패턴 형성 방법을 이용하여 제조된 반도체 소자.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050255410A1 (en) 2004-04-29 2005-11-17 Guerrero Douglas J Anti-reflective coatings using vinyl ether crosslinkers
US7914974B2 (en) 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
CN101452210B (zh) * 2007-11-28 2010-09-08 上海华虹Nec电子有限公司 形成不同图形密度的光刻方法
US8133659B2 (en) 2008-01-29 2012-03-13 Brewer Science Inc. On-track process for patterning hardmask by multiple dark field exposures
US9640396B2 (en) 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
US9786504B1 (en) * 2016-05-16 2017-10-10 Micron Technology, Inc. Method for forming a patterned layer
CN113126450B (zh) * 2021-03-29 2023-06-13 上海华力集成电路制造有限公司 一种改善光刻过程中不同区域光阻高度差的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7258965B2 (en) * 2003-12-30 2007-08-21 Intel Corporation Pre-exposure of patterned photoresist films to achieve critical dimension reduction during temperature reflow

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210003327A (ko) 2019-07-01 2021-01-12 지에스산건 주식회사 흡음 기능을 제공하는 사물함 수납 문

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